ESD保护电路、ESD保护结构及其形成方法技术

本发明专利技术提供一种ESD保护电路、ESD保护结构及其形成方法，其中，电路包括：功能器件，功能器件包括器件输出端、器件输入端和连接端第一半导体晶体管，第一半导体晶体管包括第一输入端和第一输出端，第一输入端与所述器件输出端连接，第一输出端与所述器件输入端连接，当第一输出端电位高于第一输入端电位，且第一输出端与所述第一输入端的电位差大于第一半导体晶体管的阈值导通电压时，所述第一半导体晶体管导通；第二半导体晶体管；第三半导体晶体管。ESD包括电路包括第一半导体晶体管。当第一焊盘上的电荷量较大时，第一焊盘上的电荷可以通过第一半导体晶体管释放，从而能够增加电荷释放的通路，提高ESD保护电路的性能。

【技术实现步骤摘要】
ESD保护电路、ESD保护结构及其形成方法
本专利技术涉及半导体制造
，尤其涉及一种ESD保护电路、ESD保护结构及其形成方法。
技术介绍
静电是一种客观存在的自然现象，产生的方式有多种，如接触、摩擦、电器间感应等。静电具有长时间积聚、高电压、低电量、小电流和作用时间短的特点。对于电子产品而言，静电放电(Electrostaticdischarge,ESD)是影响集成电路可靠性的一个主要因素。ESD是一种电荷的快速中和过程。由于静电电压很高，会给集成电路带来破坏性的后果，造成集成电路的失效。因此，为了保护集成电路免遭ESD的损害，ESD保护电路也设计于集成电路中，以防止集成电路受到ESD的损害。然而，现有技术形成的ESD保护电路的保护性能较差。
技术实现思路
本专利技术解决的问题是提供一种ESD保护电路、ESD保护结构及其形成方法，能够提高ESD保护电路的保护性能。为解决上述问题，本专利技术提供一种ESD保护电路，包括：功能器件，所述功能器件包括器件输出端、器件输入端和连接端；第一半导体晶体管，所述第一半导体晶体管包括第一输入端和第一输出端，所述第一输入端与所述器件输出端连接，所述第一输出端与所述器件输入端连接，当所述第一输出端电位高于所述第一输入端电位，且所述第一输出端与所述第一输入端的电位差大于第一半导体晶体管的阈值导通电压时，所述第一半导体晶体管导通；第二半导体晶体管，所述第二半导体晶体管包括第二输入端和第二输出端，所述第二输出端与器件输入端连接，所述第二输入端与所述连接端连接，当所述第二输出端电位高于所述第二输入端电位，且所述第二输出端与所述第二输入端电位差大于第二半导体晶体管的阈值导通电压时，所述第二半导体晶体管导通；第三半导体晶体管，所述第三半导体晶体管包括第三输入端和第三输出端，所述第三输出端与连接端连接，所述第三输入端与器件输出端连接，当所述第三输出端电位高于所述第三输入端电位，且第三输出端电位与所述第三输入端电位差大于所述第三半导体晶体管的阈值导通电压时，所述第三半导体晶体管导通。可选的，所述第一半导体晶体管为第一PMOS晶体管，所述第一PMOS晶体管的源极与所述第一输入端连接，所述第一输出端连接所述第一PMOS晶体管的漏极，所述第一PMOS晶体管的栅极与所述器件输入端连接，所述第一半导体晶体管的阈值导通电压为所述第一PMOS晶体管导通时的源漏电压；或者，所述第一半导体晶体管为第一二极管，所述第一输入端连接所述第一二极管的正极，所述第一输出端连接所述第一二极管的负极，所述第一半导体晶体管的阈值导通电压为所述第一二极管的反向击穿电压；或者，所述第一半导体晶体管为第一PNP三极管，所述第一PNP三极管的基极与所述器件输入端连接，所述第一输入端连接所述第一PNP三极管的集电极，所述第一输出端连接所述第一PNP晶体管的发射极，所述第一半导体晶体管的阈值导通电压为所述第一PNP晶体管的开启电压。可选的，所述第二半导体晶体管为第二PMOS晶体管，所述第二PMOS晶体管的栅极与所述器件输入端连接，所述第二输入端连接所述第二PMOS晶体管的源极，所述第二输出端连接所述第二PMOS晶体管的漏极，所述第二半导体晶体管的阈值导通电压为所述第二PMOS晶体管导通时的源漏电压；或者，所述第二半导体晶体管为第二二极管，所述第二输入端连接所述第二二极管的正极，所述第二输出连接所述第二二极管的负极，所述第二半导体晶体管的阈值导通电压为所述第二二极管的反向击穿电压；或者，所述第二半导体晶体管为第二PNP三极管，所述第二PNP三极管的基极与所述器件输入端连接，所述第二输入端连接所述第二PNP三极管的集电极，所述第二输出端连接所述第二PNP晶体管的发射极，第二半导体晶体管的阈值导通电压为所述第二PNP晶体管的开启电压。可选的，所述第三半导体晶体管为第一NMOS晶体管，所述第一NMOS晶体管的栅极与所述器件输出端连接，所述第三输入端连接所述第一NMOS晶体管的源极，所述第三输出端连接所述第一NMOS晶体管的漏极，所述第三半导体晶体管的阈值导通电压为所述第一NMOS晶体管导通时的源漏电压；或者，所述第三半导体晶体管为第三二极管，所述第三输入端连接所述第三二极管的正极，所述第三输出端连接所述第三二极管的负极，所述第三半导体晶体管的阈值导通电压为所述第三二极管的反向击穿电压；或者，所述第三半导体晶体管为第一NPN三极管，所述第一NPN三极管的基极与所述器件输出端连接，所述第三输入端连接所述第一NPN三极管的发射极，所述第三输出端连接所述第三NPN晶体管的集电极，所述第三半导体晶体管的阈值导通电压为所述第一NPN三极管晶体管的开启电压。可选的，还包括：第四半导体晶体管，所述第四半导体晶体管包括第四输入端和第四输出端，所述第四输出端与器件输入端连接，当所述第四输出端电位高于所述第四输入端电位，且第四输出端电位与所述第四输入端电位差大于所述第四半导体晶体管的阈值导通电压时，所述第四半导体晶体管导通；第五半导体晶体管，所述第五半导体晶体管包括第五输入端和第五输出端，所述第五输出端与所述第四输入端连接，所述第五输入端与器件输出端连接，当所述第五输出端电位高于所述第五输入端电位，且第五输出端电位与所述第五输入端电位差大于所述第五半导体晶体管的阈值导通电压时，所述第五半导体晶体管导通。可选的，所述第四半导体晶体管为第三PMOS晶体管，所述第三PMOS晶体管的栅极与所述器件输入端连接，所述第四输入端连接所述第三PMOS晶体管的源极，所述第四输出端连接所述第三PMOS晶体管的漏极，所述第四半导体晶体管的阈值导通电压为所述第三PMOS晶体管导通时的源漏电压；或者，所述第四半导体晶体管为第四二极管，所述第四输入端连接所述第四二极管的正极，所述第四输出端连接所述第四二极管的负极，所述第四半导体晶体管的阈值导通电压为所述第四二极管的反向击穿电压；或者，所述第四半导体晶体管为第三PNP三极管，所述第三PNP三极管的基极与所述器件输入端连接，所述第四输入端连接所述第三PNP三极管的集电极，所述第四输出端连接所述第四PNP晶体管的发射极，所述第四半导体晶体管的阈值导通电压为所述第三PNP晶体管的开启电压。可选的，所述第五半导体晶体管为第二NMOS晶体管，所述第二NMOS晶体管的栅极与所述器件输出端连接，所述第五输入端连接所述第二NMOS晶体管的源极，所述第五输出端连接所述第二NMOS晶体管的漏极，所述第五半导体晶体管的阈值导通电压为所述第二NMOS晶体管导通时的源漏电压；或者，所述第五半导体晶体管为第五二极管，所述第五输入端连接所述第五二极管的正极，所述第五输出端连接所述第五二极管的负极，所述第五半导体晶体管的阈值导通电压为所述第五二极管的反向击穿电压；或者，所述第五半导体晶体管为第二NPN三极管，所述第二NPN三极管的基极与所述器件输出端连接，所述第五输入端连接所述第二NPN三极管的发射极，所述第五输出端连接所述第二NPN三极管的集电极，所述第一半导体晶体管的阈值导通电压为所述第二NPN三极管的开启电压。可选的，还包括钳位电路，所述钳位电路包括钳位输入端和钳位输出端，所述钳位输入端与所述器件输入端连接，所述钳位输出端与所述器件输出端连接。可选的，所述钳位本文档来自技高网...

【技术保护点】
1.一种ESD保护电路，其特征在于，包括：功能器件，所述功能器件包括器件输出端、器件输入端和连接端；第一半导体晶体管，所述第一半导体晶体管包括第一输入端和第一输出端，所述第一输入端与所述器件输出端连接，所述第一输出端与所述器件输入端连接，当所述第一输出端电位高于所述第一输入端电位，且所述第一输出端与所述第一输入端的电位差大于第一半导体晶体管的阈值导通电压时，所述第一半导体晶体管导通；第二半导体晶体管，所述第二半导体晶体管包括第二输入端和第二输出端，所述第二输出端与器件输入端连接，所述第二输入端与所述连接端连接，当所述第二输出端电位高于所述第二输入端电位，且所述第二输出端与所述第二输入端电位差大于第二半导体晶体管的阈值导通电压时，所述第二半导体晶体管导通；第三半导体晶体管，所述第三半导体晶体管包括第三输入端和第三输出端，所述第三输出端与连接端连接，所述第三输入端与器件输出端连接，当所述第三输出端电位高于所述第三输入端电位，且第三输出端电位与所述第三输入端电位差大于所述第三半导体晶体管的阈值导通电压时，所述第三半导体晶体管导通。

【技术特征摘要】
1.一种ESD保护电路，其特征在于，包括：功能器件，所述功能器件包括器件输出端、器件输入端和连接端；第一半导体晶体管，所述第一半导体晶体管包括第一输入端和第一输出端，所述第一输入端与所述器件输出端连接，所述第一输出端与所述器件输入端连接，当所述第一输出端电位高于所述第一输入端电位，且所述第一输出端与所述第一输入端的电位差大于第一半导体晶体管的阈值导通电压时，所述第一半导体晶体管导通；第二半导体晶体管，所述第二半导体晶体管包括第二输入端和第二输出端，所述第二输出端与器件输入端连接，所述第二输入端与所述连接端连接，当所述第二输出端电位高于所述第二输入端电位，且所述第二输出端与所述第二输入端电位差大于第二半导体晶体管的阈值导通电压时，所述第二半导体晶体管导通；第三半导体晶体管，所述第三半导体晶体管包括第三输入端和第三输出端，所述第三输出端与连接端连接，所述第三输入端与器件输出端连接，当所述第三输出端电位高于所述第三输入端电位，且第三输出端电位与所述第三输入端电位差大于所述第三半导体晶体管的阈值导通电压时，所述第三半导体晶体管导通。2.如权利要求1所述的ESD保护电路，其特征在于，所述第一半导体晶体管为第一PMOS晶体管，所述第一PMOS晶体管的源极与所述第一输入端连接，所述第一输出端连接所述第一PMOS晶体管的漏极，所述第一PMOS晶体管的栅极与所述器件输入端连接，所述第一半导体晶体管的阈值导通电压为所述第一PMOS晶体管导通时的源漏电压；或者，所述第一半导体晶体管为第一二极管，所述第一输入端连接所述第一二极管的正极，所述第一输出端连接所述第一二极管的负极，所述第一半导体晶体管的阈值导通电压为所述第一二极管的反向击穿电压；或者，所述第一半导体晶体管为第一PNP三极管，所述第一PNP三极管的基极与所述器件输入端连接，所述第一输入端连接所述第一PNP三极管的集电极，所述第一输出端连接所述第一PNP晶体管的发射极，所述第一半导体晶体管的阈值导通电压为所述第一PNP晶体管的开启电压。3.如权利要求1所述的ESD保护电路，其特征在于，所述第二半导体晶体管为第二PMOS晶体管，所述第二PMOS晶体管的栅极与所述器件输入端连接，所述第二输入端连接所述第二PMOS晶体管的源极，所述第二输出端连接所述第二PMOS晶体管的漏极，所述第二半导体晶体管的阈值导通电压为所述第二PMOS晶体管导通时的源漏电压；或者，所述第二半导体晶体管为第二二极管，所述第二输入端连接所述第二二极管的正极，所述第二输出连接所述第二二极管的负极，所述第二半导体晶体管的阈值导通电压为所述第二二极管的反向击穿电压；或者，所述第二半导体晶体管为第二PNP三极管，所述第二PNP三极管的基极与所述器件输入端连接，所述第二输入端连接所述第二PNP三极管的集电极，所述第二输出端连接所述第二PNP晶体管的发射极，第二半导体晶体管的阈值导通电压为所述第二PNP晶体管的开启电压。4.如权利要求1所述的ESD保护电路，其特征在于，所述第三半导体晶体管为第一NMOS晶体管，所述第一NMOS晶体管的栅极与所述器件输出端连接，所述第三输入端连接所述第一NMOS晶体管的源极，所述第三输出端连接所述第一NMOS晶体管的漏极，所述第三半导体晶体管的阈值导通电压为所述第一NMOS晶体管导通时的源漏电压；或者，所述第三半导体晶体管为第三二极管，所述第三输入端连接所述第三二极管的正极，所述第三输出端连接所述第三二极管的负极，所述第三半导体晶体管的阈值导通电压为所述第三二极管的反向击穿电压；或者，所述第三半导体晶体管为第一NPN三极管，所述第一NPN三极管的基极与所述器件输出端连接，所述第三输入端连接所述第一NPN三极管的发射极，所述第三输出端连接所述第三NPN晶体管的集电极，所述第三半导体晶体管的阈值导通电压为所述第一NPN三极管晶体管的开启电压。5.如权利要求1所述的ESD保护电路，其特征在于，还包括：第四半导体晶体管，所述第四半导体晶体管包括第四输入端和第四输出端，所述第四输出端与器件输入端连接，当所述第四输出端电位高于所述第四输入端电位，且第四输出端电位与所述第四输入端电位差大于所述第四半导体晶体管的阈值导通电压时，所述第四半导体晶体管导通；第五半导体晶体管，所述第五半导体晶体管包括第五输入端和第五输出端，所述第五输出端与所述第四输入端连接，所述第五输入端与器件输出端连接，当所述第五输出端电位高于所述第五输入端电位，且第五输出端电位与所述第五输入端电位差大于所述第五半导体晶体管的阈值导通电压时，所述第五半导体晶体管导通。6.如权利要求5所述的ESD保护电路，其特征在于，所述第四半导体晶体管为第三PMOS晶体管，所述第三PMOS晶体管的栅极与所述器件输入端连接，所述第四输入端连接所述第三PMOS晶体管的源极，所述第四输出端连接所述第三PMOS晶体管的漏极，所述第四半导体晶体管的阈值导通电压为所述第三PMOS晶体管导通时的源漏电压；或者，所述第四半导体晶体管为第四二极管，所述第四输入端连接所述第四二极管的正极，所述第四输出端连接所述第四二极管的负极，所述第四半导体晶体管的阈值导通电压为所述第四二极管的反向击穿电压；或者，所述第四半导体晶体管为第三PNP三极管，所述第三PNP三极管的基极与所述器件输入端连接，所述第四输入端连接所述第三PNP三极管的集电极，所述第四输出端连接所述第四PNP晶体管的发射极，所述第四半导体晶体管的阈值导通电压为所述第三PNP晶体管的开启电压。7.如权利要求5所述的ESD保护电路，其特征在于，所述第五半导体晶体管为第二NMOS晶体管，所述第二NMOS晶体管的栅极与所述器件输出端连接，所述第五输入端连接所述第二NMOS晶体管的源极，所述第五输出端连接所述第二NMOS晶体管的漏极，所述第五半导体晶体管的阈值导通电压为所述第二NMOS晶体管导通时的源漏电压；或者，所述第五半导体晶体管为第五二极管，所述第五输入端连接所述第五二极管的正极，所述第五输出端连接所述第五二极管的负极，所述第五半导体晶体管的阈值导通电压为所述第五二极管的反向击穿电压；或者，所述第五半导体晶体管为第二NPN三极管，所述第二NPN三极管的基极与所述器件输出端连接，所述第五输入端连接所述第二NPN三极管的发射极，所述第五输出端连接所述第二NPN三极管的集电极，所述第一半导体晶体管的阈值导通电压为所述第二NPN三极管的开启电压。8.如权利要求1所述的ESD保护电路，其特征在于，还包括钳位电路，所述钳位电路包括钳位输入端和钳位输出端，所述钳位输入端与所述器件输入端连接，所述钳位输出端与所述器件输出端连接。9.如权利要求8所述的ESD保护电路，其特征在于，所述钳位电路包括：电容和电阻，所述电容包括第一电容端和第二电容端，所述电阻包括第一电阻端和第二电阻端，所述第二电阻端与所述第一电容端连接，所述钳位输入端连接所述第一电阻端，所述钳位输出端连接所述第二电容端。10.如权利要求1所述的ESD保护电路，其特征在于，所述器件输出端用于接地。11.一种ESD保护结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括器件区、第一保护区、第二保护区和第三保护区；在所述衬底的器件区形成功能器件，所述功能器件包括器件输出部、器件输入部和连接部；在所述衬底第一保护区形成第一半导体晶体管，所述第一半导体晶体管包括第一输入部和第一输出部，所述第一输入部与所述器件输出部电连接，所述第一输...

【专利技术属性】
技术研发人员：雷玮，李宏伟，罗婵，季林燕，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31