半导体器件、制造方法以及存储器技术

本申请公开了一种半导体器件、制造方法以及存储器，涉及半导体技术领域。该器件包括：一条或多条位线BL；设置在BL上的两个选择栅SG、一条或多条字线WL、源极和漏极；其中，WL设置在两个SG之间，源极和漏极分别设置在两个SG外侧。该器件、方法以及存储器能够提高存储密度以及写入和擦除速度。

【技术实现步骤摘要】
半导体器件、制造方法以及存储器
本申请涉及半导体
，特别涉及一种半导体器件、制造方法以及存储器。
技术介绍
现有的存储器技术，如RRAM(ResistiveRandomAccessMemory，阻变式存储器)，大都基于现有的后段工艺，而基于前段工艺的RRAM均采用NOR(Negative-OR，或非)型结构。例如，基于CMOS(ComplementaryMetalOxideSemiconductor)鳍式场效应晶体管的或非型阻变式存储器等。但是，这种NOR型的存储器使用热电子注入的写入方式，所以每一个栅极都需要一个漏极来提供电子来源，也就是说需要在每一个栅极两侧均分别设置源极、漏极和接触，从而导致存储密度低，且写入和擦除速度慢。
技术实现思路
本申请的专利技术人发现上述现有技术中存在的问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。本申请的一个目的是提供一种半导体器件的技术方案，能够提高存储密度以及写入和擦除速度。根据本申请的第一方面，提供了一种半导体器件，包括：一条或多条BL(BitLine，位线)；设置在所述BL上的两个SG(SelectGate选择栅)、一条或多条WL(WordLine，字线)、源极和漏极；其中，所述WL设置在两个所述SG之间，所述源极和漏极分别设置在所述两个SG外侧。可选的，分别设置于相邻的所述BL上的所述漏极在所述BL的延伸方向上的位置彼此错开。可选的，该器件还包括：分别设置在所述源极、所述漏极和两个所述SG上的CT(Contact，接触)。根据本申请的另一个方面，提供一种半导体器件的制造方法，包括：在基板上依次形成STI(Shallowtrenchisolation，浅沟槽隔离区)层、鳍层、电介质层和伪栅极层；在所述伪栅极层上限定WL的位置；在所述伪栅极层上，所述WL的位置的两侧分别限定两个SG的位置；在所述鳍层上，两个所述SG的位置的外侧分别形成源极和漏极；在所述伪栅极层上形成两个所述SG和所述WL。可选的，在所述源极和漏极上分别形成CT。可选的，所述伪栅极层的材料为多晶硅，所述鳍层的材料为单晶硅、所述STI层的材料为SiO2。可选的，所述在所述伪栅极层上限定WL的位置包括：在所述伪栅极层上形成间隔相等的多个核；沉积隔离层，使得形成位于所述核之间的多个凹口，所述凹口的截面宽度与所述核的截面宽度相等；蚀刻所述隔离层，使得以暴露所述核以及所述伪栅极层能够暴露于所述隔离层之外；移除所述核，以形成间隔相等的多个隔离物，所述隔离物的位置限定所述WL的位置。可选的，所述核的材料为无定形碳；所述隔离层的材料为硅氮化物或硅氧化物。可选的，所述在所述伪栅极层上，所述WL的位置的两侧分别限定两个SG的位置包括：在所述隔离物所在区域的两侧分别形成掩膜，所述掩膜的位置分别限定两个所述SG的位置；按照所述WL和两个所述SG的位置，将所述伪栅极层蚀刻成相应的图案。可选的，所述在所述鳍层上，两个所述SG的位置的外侧分别形成源极和漏极包括：在所述鳍层上，两个所述SG的位置的外侧分别形成凹槽；在两个所述凹槽上分别形成所述源极和所述漏极。可选的，所述源极和所述漏极的材料为在两个所述凹槽上沉积硅的磷化物或碳化硅以分别形成所述源极和所述漏极，且所述源极和所述漏极的高度与所述电介质层平齐。可选的，所述在所述伪栅极层上形成两个所述SG和所述WL包括：沉积ILD(InterLayerDielectric，层间电介质)层，并进行平坦化；移除所述ILD层之间的所述伪栅极层以形成相应间隙；在所述间隙内沉积金属，以形成两个所述SG和所述WL。根据本申请的又一个方面，提供一种存储器，包括一个或多个如前所述的半导体器件。本申请的一个优点在于，提出的存储器采用了NAND(Negative-AND，与非)型结构，只在SG的两侧设置源极、漏极和CT，而在中间部分不设置CT，从而提高了存储密度以及写入和擦除速度。附图说明构成说明书的一部分的附图描述了本申请的实施例，并且连同说明书一起用于解释本申请的原理。参照附图，根据下面的详细描述，可以更加清楚地理解本申请，其中：图1示出根据本申请的半导体器件的一个实施例的结构图。图2示出根据本申请的半导体器件制造方法的一个实施例的流程图。图3A示出本申请的半导体器件制造方法的在基板上形成STI层、鳍层、电介质层和伪栅极层的一个实施例的示意图。图3B示出本申请的半导体器件制造方法的形成隔离物的一个实施例的示意图。图3C示出本申请的半导体器件制造方法的确定WL和SG位置的一个实施例的示意图。图3D示出本申请的半导体器件制造方法的形成源极的一个实施例的示意图。图3E示出本申请的半导体器件制造方法的形成WL和SG的一个实施例的示意图。图3F示出本申请的半导体器件制造方法的形成CT的一个实施例的示意图。图4示出本申请的半导体器件制造方法的限定WL和SG的位置的一个实施例的流程图。图5A示出本申请的半导体器件制造方法的形成核的一个实施例的示意图。图5B示出本申请的半导体器件制造方法的形成凹口的一个实施例的示意图。图5C示出本申请的半导体器件制造方法的形成SG位置掩膜的一个实施例的示意图。图6示出本申请的半导体器件制造方法的形成源极和漏极的一个实施例的流程图。图7A示出本申请的半导体器件制造方法的形成凹口掩膜的一个实施例的示意图。图7B示出本申请的半导体器件制造方法的形成凹口的一个实施例的示意图。图8示出本申请的半导体器件制造方法的形成SG和WL的一个实施例的流程图。图9A示出本申请的半导体器件制造方法的形成ILD层的一个实施例的示意图。图9B示出本申请的半导体器件制造方法的形成间隙的一个实施例的示意图。图10示出本申请的半导体器件制造方法的形成空隙的一个实施例的示意图。具体实施方式现在将参照附图来详细描述本申请的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本申请及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。图1示出根据本申请的半导体器件的一个实施例的结构图。如图1所示，该器件包括：BL11、BL12、SG13、SG14、若干WL15、源极16、漏极17和漏极18。SG13和SG14位于相邻的BL11和BL12上，WL15位于SG13和SG14之间，源极16位于SG13外侧，漏极17和漏极18位于SG14外侧。在一个实施例中，漏极17位于BL11上，漏极18位于BL12上，且漏极17与漏极18在BL方向上彼此错开。在另一个实施例中，SG13、SG14、源极16、漏极17和漏极18上分别设置有本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：一条或多条位线BL；设置在所述BL上的两个选择栅SG、一条或多条字线WL、源极和漏极；其中，所述WL设置在两个所述SG之间，所述源极和漏极分别设置在所述两个SG外侧。

【技术特征摘要】
1.一种半导体器件，包括：一条或多条位线BL；设置在所述BL上的两个选择栅SG、一条或多条字线WL、源极和漏极；其中，所述WL设置在两个所述SG之间，所述源极和漏极分别设置在所述两个SG外侧。2.根据权利要求1所述的器件，其中，分别设置于相邻的所述BL上的所述漏极在所述BL的延伸方向上的位置彼此错开。3.根据权利要求2所述的器件，还包括：分别设置在所述源极、所述漏极和两个所述SG上的接触CT。4.一种半导体器件的制造方法，包括：在基板上依次形成浅沟槽隔离区STI层、鳍层、电介质层和伪栅极层；在所述伪栅极层上限定字线WL的位置；在所述伪栅极层上，所述WL的位置的两侧分别限定两个选择栅SG的位置；在所述鳍层上，两个所述SG的位置的外侧分别形成源极和漏极；在所述伪栅极层上形成两个所述SG和所述WL。5.根据权利要求4所述的方法，还包括：在所述源极和所述漏极上分别形成接触CT。6.根据权利要求5所述的方法，其中，所述伪栅极层的材料为多晶硅，所述鳍层的材料为单晶硅、所述STI层的材料为SiO2。7.根据权利要求6所述的方法，其中，所述在所述伪栅极层上限定字线WL的位置包括：在所述伪栅极层上形成间隔相等的多个核；沉积隔离层，使得形成于所述核之间的多个凹口的截面宽度与所述核的截面宽度相等；...

【专利技术属性】
技术研发人员：陈卓凡，刘盼盼，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31