半导体存储装置制造方法及图纸

实施方式提供能够兼顾高集成化和高成品率的半导体存储装置。实施方式的半导体存储装置具备基板、设于上述基板的第一方向侧且沿上述第一方向相互离开而排列的多个电极膜、在上述第一方向上延伸的多个半导体部件、设在各上述电极膜与各上述半导体部件之间的电荷蓄积部件以及控制电路。上述控制电路将形成在上述电极膜与上述半导体部件的交叉部分的多个存储器单元分类为第一群及第二群，对于上述第一群的上述存储器单元，进行n值(n为2以上的整数)的数据的写入、读出及消除，对于上述第二群的上述存储器单元，进行m值(m为比n大的整数)的数据的写入、读出及消除。

【技术实现步骤摘要】
半导体存储装置本申请以日本专利申请第2017－58016号(申请日：2017年3月23日)为基础申请而主张优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术涉及半导体存储装置。
技术介绍
近年来，提出了使存储器单元三维地集成而成的层叠型的半导体存储装置。在这样的层叠型的半导体存储装置中，在半导体基板上设有将电极膜和绝缘膜交替层叠而成的层叠体，并设有将层叠体贯穿的半导体柱。并且，在电极膜与半导体柱的每个交叉部分形成有存储器单元。在这样的层叠型的半导体存储装置中，高集成化和高成品率的兼顾成为课题。
技术实现思路
实施方式提供能够实现高集成化和高成品率的兼顾的半导体存储装置。实施方式的半导体存储装置具备基板、设在上述基板的第一方向侧且沿上述第一方向相互离开而排列的多个电极膜、在上述第一方向上延伸的多个半导体部件、设在各上述电极膜与各上述半导体部件之间的电荷蓄积部件、以及控制电路。上述控制电路将形成在上述电极膜与上述半导体部件的交叉部分的多个存储器单元分类为第一群及第二群，对于上述第一群的上述存储器单元，进行n值(n为2以上的整数)的数据的写入、读出及消除，对于上述第二群的上述存储器单元，进行m值(m为比n大的整数)的数据的写入、读出及消除。附图说明图1是表示实施方式的半导体存储装置的示意平面图。图2是表示实施方式的半导体存储装置的存储器单元阵列的立体图。图3是表示实施方式的半导体存储装置的存储器单元阵列的剖面图。图4是表示实施方式的半导体存储装置的存储器单元的剖面图。图5是表示实施方式的半导体存储装置的存储器单元的剖面图。图6是表示实施方式的半导体存储装置的动作的图。图7的(a)及(b)的横轴取存储器单元的阈值，纵轴取位数，是表示阈值分布的曲线图，图7的(a)表示8值动作，图7的(b)表示16值动作。图8的横轴取字线的高度方向的位置，纵轴取存储器单元的可靠性不良概率，是表示与存储器单元的可靠性有关的位置的影响的曲线图。图9的横轴取时间，纵轴取各信号的值，是表示实施方式的半导体存储装置的动作的时序图。具体实施方式以下，对实施方式进行说明。图1是表示本实施方式的半导体存储装置的示意平面图。图2是表示本实施方式的半导体存储装置的存储器单元阵列的立体图。图3是表示本实施方式的半导体存储装置的存储器单元阵列的剖面图。图4及图5是表示本实施方式的半导体存储装置的存储器单元的剖面图。另外，各图是示意性的图，适宜地夸张描绘及省略描绘。例如，将各构成要素描绘成比实际少且大。此外，在附图之间，构成要素的数量及尺寸比等不一定一致。本实施方式的半导体存储装置是层叠型的NAND闪存。如图1所示，本实施方式的半导体存储装置1(以下也简称“装置1”)中，设有硅基板10。硅基板10例如由硅的单晶形成。在硅基板10的上层部分以及上方，设有存储器单元阵列MA、控制电路CC、存储部MU。如后述那样，存储器单元阵列MA被分割为多个块Blk，在各块Blk中，多个存储器单元MC(参照图3)三维地排列。控制电路CC与外部之间进行数据的输入输出，并且对存储器单元MC进行数据的写入、读出及消除。存储部MU存储用于管理存储器单元MC的信息，例如由仅能写入1次的ROM－FUSE构成。如图2所示，在存储器单元阵列MA中，在硅基板10上设有氧化硅膜11。以下，在本说明书中，为了说明的方便，采用XYZ正交坐标系。将与硅基板10的上表面10a平行、且相互正交的2方向设为“X方向”及“Y方向”，将与硅基板10的上表面10a垂直的方向设为“Z方向”。此外，Z方向之中，将从硅基板10朝向氧化硅膜11的方向也称作“上”，将其反方向也称作“下”，但该表述是为了方便而采用的，与重力的方向无关。此外，本说明书中，所谓“氧化硅膜”，是指以氧化硅(SiO)为主成分的膜，包含硅(Si)及氧(O)。对于其他构成要素也同样，在构成要素的名称中含有材料名的情况下，该构成要素的主成分是该材料。此外，通常，氧化硅是绝缘材料，所以如无特别说明，氧化硅膜是绝缘膜。对于其他部件也同样，作为原则，该部件的特性反映主成分的特性。在氧化硅膜11上，沿Z方向交替层叠有氧化硅膜12及电极膜13。在电极膜13中，例如设有由钨(W)构成的主体部(未图示)，在该主体部的表面上，设有由氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)等金属氮化物构成的阻挡金属层(未图示)。由氧化硅膜11、以及交替层叠的多个氧化硅膜12及多个电极膜13，形成层叠体15。层叠体15的长度方向为X方向。另外，图2中，层叠体15的Y方向的长度描绘得比X方向的长度长，但是实际上，层叠体15超过图2所示的范围而在X方向上延伸。在Y方向上夹着层叠体15的位置，设有源极电极板17。源极电极板17的下端与硅基板10连接。电极膜13的形状为在X方向上延伸的带状，其最长的长度方向为X方向，次长的宽度方向为Y方向，最短的厚度方向为Z方向。在装置1中，设有多个层叠体15及多个源极电极板17，沿Y方向交替地排列。在层叠体15与源极电极板17之间，设有例如由氧化硅构成的绝缘板18(参照图3)。由2张绝缘板18夹着的1个层叠体15相当于1个块Blk。在层叠体15内，设有在Z方向上延伸的将层叠体15贯穿的柱状部件20。柱状部件20的下端与硅基板10相接，上端在层叠体15的上表面露出。如后述那样，在各柱状部件20内，设有1根硅柱30(参照图3～图5)。在层叠体15上，设有在Y方向上延伸的源极线21及多个位线22。源极线21经由插塞24连接到源极电极板17的上端。此外，位线22经由插塞23连接到硅柱30的上端。由此，形成(位线22－插塞23－硅柱30－硅基板10－源极电极板17－插塞24－源极线21)的电流路线，将各硅柱30连接在位线22与源极线21之间。在层叠体15中，从上数1级或多级的电极膜13作为上部选择栅极线SGD发挥功能，在上部选择栅极线SGD与柱状部件20的每个交叉部分，构成上部选择栅极晶体管STD。此外，从下数1级或多级的电极膜13作为下部选择栅极线SGS发挥功能，在下部选择栅极线SGS与柱状部件20的每个交叉部分，构成下部选择栅极晶体管STS。下部选择栅极线SGS以及上部选择栅极线SGD以外的电极膜13作为字线WL发挥功能，在字线WL与柱状部件20的每个交叉部分，构成存储器单元MC。由此，沿着各硅柱30将多个存储器单元MC串联连接，在其两端连接下部选择栅极晶体管STS以及上部选择栅极晶体管STD，形成NAND串。另外，也可以在上部选择栅极线SGD与字线WL之间、以及下部选择栅极线SGS与字线WL之间配置不发挥电气功能的伪电极膜13。在层叠体15的上部的Y方向中央部，设有在X方向上延伸的绝缘部件19(参照图2)，该绝缘部件19将作为上部选择栅极线SGD的电极膜13在Y方向上截断为2个。绝缘部件19例如由氧化硅构成。绝缘部件19的形状为带状。绝缘部件19没有到达作为字线WL的电极膜13，因而，作为字线WL的电极膜13没有被截断。因此，在某1根字线WL上，配置有以相同高度排列的2根上部选择栅极线SGD。换言之，绝缘部件19配置在以相同高度排列的2根上部选择栅极线SGD之间。如图3所示，柱状部件20的形状大致为圆柱形，详细而言为凸肚(bow本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其中，具备：基板；多个电极膜，设在上述基板的第一方向侧，沿上述第一方向相互离开而排列；多个半导体部件，在上述第一方向上延伸；电荷蓄积部件，设在各上述电极膜与各上述半导体部件之间；以及控制电路，将形成在上述电极膜与上述半导体部件的交叉部分的多个存储器单元分类为第一群及第二群，对于上述第一群的上述存储器单元，进行n值的数据的写入、读出及消除，对于上述第二群的上述存储器单元，进行m值的数据的写入、读出及消除，其中，n为2以上的整数，m为比n大的整数。

【技术特征摘要】
2017.03.23 JP 2017-0580161.一种半导体存储装置，其中，具备：基板；多个电极膜，设在上述基板的第一方向侧，沿上述第一方向相互离开而排列；多个半导体部件，在上述第一方向上延伸；电荷蓄积部件，设在各上述电极膜与各上述半导体部件之间；以及控制电路，将形成在上述电极膜与上述半导体部件的交叉部分的多个存储器单元分类为第一群及第二群，对于上述第一群的上述存储器单元，进行n值的数据的写入、读出及消除，对于上述第二群的上述存储器单元，进行m值的数据的写入、读出及消除，其中，n为2以上的整数，m为比n大的整数。2.如权利要求1所述的半导体存储装置，其中，还具备存储部，该存储部存储表示上述多个存储器单元分别属于上述第一群还是属于上述第二群的信息。3.如权利要求1或2所述的半导体存储装置，其中，还具备绝缘板，该绝缘板沿着上述第一方向以及与上述第一方向交叉的第二方向伸展，将上述多个电极膜沿着与包含上述第一方向及上述第二方向的平面交叉的第三方向截断，上述多个存储器单元被上述绝缘板划分为多个块，属于一个上述块...

【专利技术属性】
技术研发人员：梅泽裕介，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP