半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法。该半导体元件包含有一基底，该基底内定义有至少一存储器区域，其内包含有多个存储单元。该半导体元件还包含多个第一连接结构、多个第二连接结构、多个分别设置于该多个第二连接结构上的第一存储电极、以及多个分别设置于该多个第一连接结构上的虚设电极。该多个第一连接结构分别包含有一导电部分与一第一金属部分，该多个第二连接结构分别包含有该导电部分与一第二金属部分，该第一金属部分与该第二金属部分包含相同的材料，且该第一金属部分与该第二金属部分的高度不同。

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种半导体元件及其制作方法，尤其是涉及一种半导体存储器元件及其制作方法。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metaloxidesemiconductor，MOS)晶体管与一电容(capacitor)串联组成。电容是通过存储电极(storagenode)与形成于电极接触洞(nodecontact)中的导电结构电连接，并与MOS晶体管的漏极形成一位线存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stackedcapacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，更可对此种基本堆叠电容作多种形式的变化以提高表面积。一般而言，堆叠电容可以由其制造程续区分为位线上电容(capacitoroverbitline，以下简称为COB)与位线下电容(capacitorunderbitline，CUB)。随着DRAM的集成度提高，各存储单元之内与各存储单元之间的电连接的建置益发困难。此外，由于DRAM是由数目庞大的存储单元(memorycell)聚集形成的阵列区，因此包含存储器元件与其他逻辑元件的基底更面临不同区域图案密度不同而造成的制作工艺良率问题。因此，使DRAM性能不会降低的制作工艺方法与结构一直是DRAM技术开发所努力的方向。
技术实现思路
本专利技术的一目的在于改善制作工艺良率的半导体存储器元件及其制作方法。为达上述目的，本专利技术提供一种半导体元件。该半导体元件包含有一基底，该基底内定义有至少一存储器区域，且该存储器区域内包含有多个存储单元。该半导体元件还包含多个设置于该存储器区域内的该基底上的第一连接结构、多个设置于该存储器区域内的该基底上且与该多个存储单元电连接的第二连接结构、多个分别设置于该多个第二连接结构上的第一存储电极(storagenode)、以及多个分别设置于该多个第一连接结构上的虚设电极(dummynode)。该多个第一连接结构分别包含有一导电部分与一第一金属部分，且该导电部分夹设于该第一金属部分与该基底之间。该多个第二连接结构分别包含有该导电部分与一第二金属部分，且该导电部分夹设于该第二金属部分与该基底之间。该第一金属部分与该第二金属部分包含相同的材料，且该第一金属部分与该第二金属部分的高度不同。本专利技术还提供一种半导体元件的制作方法，该制作方法包含有以下步骤。首先提供一基底，该基底内定义有至少一存储器区域，且该存储器区域内包含有多个存储单元。接下来，在该基底上形成一绝缘层，随后在该绝缘层内形成多个开口(opening)，该多个开口分别暴露出部分该存储单元。接下来，在该多个开口内依序分别形成一导电部分与一金属层。在形成该金属层之后，移除部分该金属层，以形成多个第一金属部分与多个第二金属部分。该导电部分与该第一金属部分形成一第一连接结构，而该导电部分与该第二金属部分形成一第二连接结构。在形成该多个第一连接结构与该多个第二连接结构之后，在该多个第一连接结构上形成一平坦层(passivationlayer)。随后，在该基底上形成多个第一存储电极与多个虚设电极，该多个虚设电极电连接至该多个第一连接结构，该多个第一存储电极电连接至该多个第二连接结构。根据本专利技术所提供的半导体元件及其制作方法，在该存储器区域内的该基底上形成与存储单元以及存储电极电连接的第二连接结构，以及与虚设电极电连接的第一连接结构，并且利用虚设电极与第一连接结构提升图案密度，以避免因图案密度差异而造成的制作工艺良率问题。因此，根据本专利技术所提供的半导体元件，可在DRAM集成度持续提高时，仍确保DRAM元件的功能。附图说明图1～图5为本专利技术所提供的半导体元件的制作方法的一较佳实施例示意图；图6为本专利技术的另一较佳实施例的示意图。主要元件符号说明100基底120存储器区域(记忆体区域)104周边区域104D晶体管元件106浅沟隔离结构108凹槽110存储单元112介电层114埋藏式栅极116绝缘层118源极/漏极区域119蚀刻停止层120绝缘层122开口124平坦层126绝缘层130导电部分132半导体层134金属硅化物层140金属层142掩模层144图案化光致抗蚀剂150第一金属部分152第二金属部分154连接垫160第一连接结构162第二连接结构170虚设电极172、174存储电极200、200’半导体元件D1第一方向D2第二方向H1第一金属部分的高度H2第二金属部分的高度具体实施方式熟悉该项技术的人士应可理解的是，以下提供多个不同的实施例，用以公开本专利技术的不同特征，但不以此为限。另外，以下公开的附图被简化以更清楚表达本专利技术的特征，故以下公开的图示并未绘示出一指定元件(或装置)的所有元件。此外，以下公开的图示是根据本专利技术理想化的示意图，故由这些示意图变异的型态，利如因制造技术和或容许误差造成的差异为可预期的。也因此本专利技术的公开不应指限定于已下图是公开的特定形状，且应包括如因制作工艺技术造成的形状的偏差。此外，熟悉该项技术的人士应可理解以下说明中，当某一组成元件，例如一区域、一层、一部分等类似组成元件，被称为在另一组成元件「上」，是指该组成元件直接设置于该另一组成元件上，也可指涉或有其他组成元件介于两者之间。然而，当某一组成元件背称为直皆形成在另一组成元件上，则是指这两个组成元件之间并未再有其他组成元件存在。另外，本专利技术所公开的当某一组成元件「形成」在另一组成元件上时，该组成元件可以生长(growth)、沉积(deposition)、蚀刻(etch)、连结(attach)、连接(connect)耦接(couple)等方法，或其他方式制备或制造于该组成元件上。另外，本专利技术中所使用的用语如「底部」、「下方」、「上方」、「顶部」等，用以描述图示中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的「上方」即成为「下方」。由此可知，本专利技术中所使用的相对性描述用语可依据该元件或设备的方位而定。请参阅图1～图5，图1～图5为本专利技术所提供的半导体元件的制作方法的一较佳实施例示意图。如图1所示，本较佳实施例所提供的半导体元件的制作方法首先提供一基底100，基底100上至少定义有一存储器区域102与一周边区域104，且存储器区域102内形成有多个存储单元110。在本较佳实施例中，存储单元110较佳可包含动态随机存取存储器(DRAM)，但不限于此。如图1所示，在本专利技术的实施例中，存储单元110可通过以下步骤形成：首先，在存储器区域102与周边区域104内形成多个浅沟隔离(shallowtrenchisolations，以下简称为STI)结构106，用以定义多个用以容置晶体管元件的主动区域，并且用以提供这些主动区域之间的电性隔离。接下来，在基底100以及本文档来自技高网...

【技术保护点】
1.一种半导体元件，包含有：基底，该基底内定义有至少一存储器区域，且该存储器区域内包含有多个存储单元；多个第一连接结构，设置于该存储器区域内的该基底上，该多个第一连接结构分别包含有一导电部分与一第一金属部分，且该导电部分夹设于该第一金属部分与该基底之间；多个第二连接结构，设置于该存储器区域内的该基底上，且与该多个存储单元电连接，该多个第二连接结构分别包含有该导电部分与一第二金属部分，该导电部分夹设于该第二金属部分与该基底之间，该第一金属部分与该第二金属部分包含相同的材料，且第一金属部分与该第二金属部分的高度不同；多个第一存储电极(storage node)，分别设置于该多个第二连接结构上；以及多个虚设电极(dummy node)，分别设置于该多个第一连接结构上。

【技术特征摘要】
1.一种半导体元件，包含有：基底，该基底内定义有至少一存储器区域，且该存储器区域内包含有多个存储单元；多个第一连接结构，设置于该存储器区域内的该基底上，该多个第一连接结构分别包含有一导电部分与一第一金属部分，且该导电部分夹设于该第一金属部分与该基底之间；多个第二连接结构，设置于该存储器区域内的该基底上，且与该多个存储单元电连接，该多个第二连接结构分别包含有该导电部分与一第二金属部分，该导电部分夹设于该第二金属部分与该基底之间，该第一金属部分与该第二金属部分包含相同的材料，且第一金属部分与该第二金属部分的高度不同；多个第一存储电极(storagenode)，分别设置于该多个第二连接结构上；以及多个虚设电极(dummynode)，分别设置于该多个第一连接结构上。2.如权利要求1所述的半导体元件，其中该多个存储单元分别包含一埋藏式栅极(buriedgate)，埋设于该基底内。3.如权利要求1所述的半导体元件，其中该导电部分包含有半导体层以及金属硅化物层。4.如权利要求3所述的半导体元件，其中该半导体层包含有外延硅(epitaxialsilicon)层或非晶硅(amorphoussilicon)层。5.如权利要求1所述的半导体元件，其中该第二金属部分还包含连接垫。6.如权利要求5所述的半导体元件，其中该多个第一存储电极与该多个第二连接结构的该连接垫实体与电连接。7.如权利要求1所述的半导体元件，其中该多个虚设电极与该多个第一连接结构的该第一金属部分实体与电连接。8.如权利要求1所述的半导体元件，其中该多个虚设电极的底部表面低于该多个第一存储电极的底部表面。9.如权利要求1所述的半导体元件，其中该基底还定义有一周边区域，该多个第一连接结构设置于该周边区域与第二连接结构之间，且该多个虚设电极设置于该周边区域与该第一存储电极之间。10.如权利要求1所述的半导体元件，还包含多个第二存储电极，分别设置于该存储器区域内的该多个第一连接结构上。11.如权利要求10所述的半导体...

【专利技术属性】
技术研发人员：何建廷，冯立伟，王嫈乔，林裕杰，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71