半导体结构、用于存储器元件的半导体结构及其制作方法技术

本发明专利技术公开一种半导体结构、用于存储器元件的半导体结构及其制作方法，该用于存储器元件的半导体结构包含有一定义有一存储单元区与一周边电路区的基底、至少一形成于该周边电路区内的主动区域、一设置于该周边电路区内的该主动区域内的埋藏式字符线结构、一设置于该埋藏式字符线结构上的信号线结构、至少一设置于该存储单元区内的位线接触插塞、以及一设置于该埋藏式字符线结构与该信号线结构之间的绝缘层。此外，绝缘层电性隔离该埋藏式字符线结构与该信号线结构。

Semiconductor structure, semiconductor structure for memory element and manufacturing method thereof

The invention discloses a semiconductor structure, a semiconductor structure for a memory element and a manufacturing method thereof. The semiconductor structure for a memory element comprises a substrate defining a memory cell area and a peripheral circuit area, at least an active region formed in the peripheral circuit area, and a peripheral circuit. A buried character line structure in the active region, a signal line structure arranged on the buried character line structure, at least a bit line contact plug arranged in the storage unit area, and an insulating layer arranged between the buried character line structure and the signal line structure are arranged in the active region. In addition, the insulation layer is electrically isolated from the buried character line structure and the signal line structure.

【技术实现步骤摘要】
半导体结构、用于存储器元件的半导体结构及其制作方法
本专利技术涉及一种半导体结构、一种用于存储器元件的半导体结构及其制作方法，尤其是涉及一种用于动态随机存取存储器(dynamicrandomaccessmemory，以下简称为DRAM)元件的半导体结构以及制作方法。
技术介绍
一般说来，半导体存储器元件可分为随机存取存储器元件(randomaccessmemory，RAM)和只读存储器元件(readonlymemory，ROM)。而随机存取存储器元件包括DRAM和静态随机存取存储器元件(staticrandomaccessmemory，以下简称为SRAM)。DRAM)的每个存储单元单元(memorycell)具有一个晶体管和一个电容器，而SRAM的每一个存储单元单元则具有四个晶体管和二个负载电阻，因此在芯片集成度和制作工艺方面，DRAM都比SRAM更加有效率，也因此前者的应用比后者更加广泛。请参阅图1，图1为一DRAM元件的电路示意图。如图1所示，DRAM元件100由数目庞大的存储单元110聚集，以直行横列的方式在一存储单元区(memorycellregion)内排列成阵列，并且以位线(bitline，BL)120与字符线(wordline，WL)130控制，用来存储数据。在存储单元区以外的周边电路区则设置有位线感测放大器(BLsensingamplifier)140，用以放大各位线120间微小的电位差，以便各存储单元110读取数据或是更新各存储单元110内所存储的数据。请参阅图2，图2为一位线感测放大器140的电路示意图。如图2所示，位线感测放大器140包含有一放大单元142与一预充电路单元144。放大单元142包含有连接于一上拉电压线RTO与一位线对(bitlinepair)(包含位线BL及互补位线/BL)之间的两个p型MOS晶体管，以及连接于一下拉电压线SB与位线对BL及/BL之间的两个n型MOS晶体管。放大单元142即用以放大位线对BL与/BL之间的电位差。预充电路单元144包含有三个n型晶体管元件，其中二个互相串联的n型晶体管电连接于位线对BL与/BL之间，作为位线预充电晶体管；而与这两个n型晶体管并联，且亦电连接于位线对BL与/BL之间的第三个n型晶体管元件则作为位线等化(equalizer)晶体管。预充电路单元144会对位线对BL与/BL进行预充电，并使之等于预充电的电压电位VBLP，以回应预充电控制信号BLEQ。由此可知，DRAM元件的制作不仅牵涉到存储单元区内各存储单元的制作，还包含周边电路区内电路元件的制作。随着DRAM的集成度提高，周边电路区内的元件设计与制作也必须随之提高。也就是说，周边电路区内的位线感测放大器140内的各元件的尺寸缩减与存储单元区内存储单元110的尺寸缩减一样重要。是以，目前仍需要一种用于DRAM元件的半导体结构设计及其制作方法。
技术实现思路
本专利技术的一目的在于提供一种用于存储器元件的位线感测放大器的预充电单元的架构及其制作方法。本专利技术提供一种用于存储器元件的半导体结构，包含有一定义有一存储单元区与一周边电路区的基底、至少一形成于该周边电路区内的主动区域、一设置于该周边电路区内的该主动区域内的埋藏式字符线(buriedwordline)结构、一设置于该埋藏式字符线结构上的信号线(signalline)结构、至少一设置于该存储单元区内的位线接触插塞、以及一设置于该埋藏式字符线结构与该信号线结构之间的绝缘层。此外，绝缘层实体(physically)与电性隔离该埋藏式字符线结构与该信号线结构。本专利技术另提供一种半导体结构，该半导体结构包含有一定义有一存储单元区与一周边电路区的基底、一设置于该存储单元区内的该基底上的位线结构、至少一设置于该周边电路区内的埋藏式字符线结构、以及一设置于该周边电路区内的该基底上的平面(planar)栅极结构，该平面栅极结构直接设置于该埋藏式字符线结构上，且与该埋藏式字符线结构实体与电性隔离。本专利技术还提供一种用于存储器元件的半导体结构的制作方法。该制作方法首先提供一基底，该基底定义有一存储单元区与一周边电路区，且该周边电路区内包含有至少一主动区域。接下来于该主动区域内形成至少一埋藏式字符线结构，且该埋藏式字符线结构的顶部设置有一绝缘层。随后于该埋藏式字符线结构上形成一信号线结构，且该信号线结构通过该绝缘层与该埋藏式字符线结构实体与电性隔离。在形成该信号线结构之后，形成一局部内连线结构与一内连线结构，该局部内连线结构电连接该埋藏式字符线结构的一第一侧的主动区域与该信号线结构，该内连线结构设置于该埋藏式字符线结构相对于该第一侧的一第二侧。根据本专利技术所提供的半导体结构、用于存储器元件的半导体结构及其制作方法，在周边电路区内形成埋藏式字符线结构，且该埋藏式字符线结构可作为位线感测放大器的预充电单元所需的三个晶体管元件的栅极，而用以提供预充电的电压电位VBLP的信号线结构或平面栅极结构直接设置于埋藏式字符线结构的上方，故可大幅缩减预充电路单元的占用面积，且可避免现有技术中需利用连接垫(landingpad)等大面积结构建构电连接而导致的良率问题。附图说明图1为一DRAM的电路示意图；图2为一位线感测放大器的电路示意图；图3～图7为本专利技术所提供的半导体结构以及用于存储器元件的半导体结构的制作方法的一第一优选实施例示意图；图3与图8～图9为本专利技术所提供的半导体结构以及用于存储器元件的半导体结构的制作方法的一第二优选实施例示意图；图3与图10～图11为本专利技术所提供的半导体结构以及用于存储器元件的半导体结构的制作方法的一第三优选实施例示意图；图12～图16分别为本专利技术所提供的半导体结构以及用于存储器元件的半导体结构的布局结构的示意图；图17为本专利技术所提供的半导体结构以及用于存储器元件的半导体结构示意图，且为图12中沿C-C’切线获得的剖面示意图。主要元件符号说明100动态随机存取存储器元件110存储单元120位线130字符线140位线感测放大器142放大单元144预充电单元200基底202存储单元区204周边电路区206浅沟隔离结构208a存储单元区内的主动区域208b周边电路区内的主动区域209a第一梳齿部分209b第二梳齿部分209c梳脊部分209c’共用梳脊部分210介电层212埋藏式栅极214埋藏式字符线结构216绝缘层218存储单元220绝缘层222a存储单元区内的凹槽222b周边电路区内的凹槽224半导体层226含金属层228位线接触插塞230平面栅极结构/信号线结构232、234接触插塞下部分236内层介电层240第一接触插塞242、244接触插塞上部分232/242、242’第二接触插塞234/244、244’第三接触插塞250位线结构252、254连线层260局部内连线结构262内连线结构270虚置结构300a、300b、300c、300d、300e半导体结构BL位线/BL互补位线RTO上拉电压线SB下拉电压线BLEQ预充电控制信号VBLP预充电的电压电位D1第一方向D2第二方向W1第一宽度W2第二宽度具体实施方式熟悉该项技术的人士应可理解的是，以下提供多个不同的实施例，用以公开本专利技术的不同特征，但不以此为限。另外，以下公开的附图被简本文档来自技高网...

【技术保护点】
1.一种用于半导体存储器元件的半导体结构，包含有：基底，该基底定义有一存储单元(memory cell)区与一周边电路(peripheral circuit)区；至少一主动区域，形成于该周边电路区内；埋藏式字符线(buried word line)结构，设置于该周边电路区内的该主动区域内；信号线(signal line)结构，设置于该埋藏式字符线结构上；至少一位线接触插塞，设置于该存储单元区内；以及绝缘层，设置于该埋藏式字符线结构与该信号线结构之间，电性隔离该埋藏式字符线结构与该信号线结构。

【技术特征摘要】
1.一种用于半导体存储器元件的半导体结构，包含有：基底，该基底定义有一存储单元(memorycell)区与一周边电路(peripheralcircuit)区；至少一主动区域，形成于该周边电路区内；埋藏式字符线(buriedwordline)结构，设置于该周边电路区内的该主动区域内；信号线(signalline)结构，设置于该埋藏式字符线结构上；至少一位线接触插塞，设置于该存储单元区内；以及绝缘层，设置于该埋藏式字符线结构与该信号线结构之间，电性隔离该埋藏式字符线结构与该信号线结构。2.如权利要求1所述的用于半导体存储器元件的半导体结构，还包含一局部内连线(localinterconnection)结构，电连接该信号线结构与该周边电路区内的该主动区域。3.如权利要求2所述的用于半导体存储器元件的半导体结构，其中该局部内连线结构还包含：至少一第一接触插塞，设置于该信号线结构上；至少一第二接触插塞，设置于该主动区域内，且设置于该埋藏式字符线结构的一第一侧；以及至少一连线层，用以电连接该第一接触插塞与该第二接触插塞。4.如权利要求3所述的用于半导体存储器元件的半导体结构，其中该第二接触插塞包含有一上部分(upperportion)与一下部分(lowerportion)。5.如权利要求4所述的用于半导体存储器元件的半导体结构，其中该上部分与该第一接触插塞包含相同的材料，该下部分与该信号线结构包含相同的材料。6.如权利要求1所述的用于半导体存储器元件的半导体结构，还包含一内连线结构，设置于该主动区域内，且设置于该埋藏式字符线结构相对于该第一侧的一第二侧。7.如权利要求6所述的用于半导体存储器元件的半导体结构，其中该内连线结构二择一地(alternatively)电连接该主动区域与一位线，或该主动区域与一互补位线(bitlinebar，/BL)。8.一种半导体结构，包含有：基底，该基底包含有一存储单元区与一周边电路区；至少一埋藏式字符线结构，设置于该周边电路区内；位线结构，设置于该存储单元区内的该基底上；平面(planar)栅极结构，设置于该周边电路区内的该基底上，且该平面栅极结构直接设置于该埋藏式字符线结构上；以及绝缘层，设置于该埋藏式字符线结构与该平面栅极结构之间，且该绝缘层是实体与电性隔离该平面栅极结构与该埋藏式字符线结构。9.如权利要求8所述的半导体结构，还包含多个埋藏式栅极，设置于...

【专利技术属性】
技术研发人员：永井享浩，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71