半导体装置及其制造方法制造方法及图纸

本公开涉及半导体装置及其制造方法。本发明专利技术的实施方式提供能够缩小下层布线宽度的半导体装置及其制造方法。实施方式的半导体装置中，电极层(70)的与过孔(81)的侧面相向的端面(70a)与过孔(81)的侧面之间的、沿着过孔(81)的直径方向的距离(d1)，比绝缘体(72)的与过孔(81)的侧面相向的端面(72a)与过孔(81)的侧面之间的沿着直径方向的距离(d2)大。

【技术实现步骤摘要】
半导体装置及其制造方法本申请享有以日本专利申请2017－46172号(申请日：2017年3月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及半导体装置及其制造方法。
技术介绍
为了将在包括多个电极层在内的层叠体的上下配置的布线间连接，要求形成贯通层叠体而到达下层布线的过孔(via)。
技术实现思路
实施方式提供一种能够缩小下层布线宽度的半导体装置及其制造方法。根据实施方式，半导体装置具备：下层布线；上层布线；层叠体，其设置于所述下层布线与所述上层布线之间并且具有隔着绝缘体层叠的多个电极层；过孔，其为导电性并且贯通所述层叠体而将所述上层布线与所述下层布线连接；以及绝缘膜，其设置于所述过孔与所述层叠体之间。所述电极层中的与所述过孔的侧面相向的端面与所述过孔的所述侧面之间的、沿着所述过孔的直径方向的距离，比所述绝缘体中的与所述过孔的所述侧面相向的端面与所述过孔的所述侧面之间的沿着所述直径方向的距离大。附图说明图1是实施方式的半导体装置的示意俯视图。图2是实施方式的半导体装置的示意立体图。图3是图1的A-A截面图。图4是图3的一部分的放大截面图。图5是图1的B-B截面图。图6的(a)是图5的C-C截面图，图6的(b)是图5的D-D截面图。图7～图22是示出实施方式的半导体装置的制造方法的示意截面图。图23是实施方式的半导体装置的示意俯视图。图24是图23的E-E截面图。图25是图23的F-F截面图。图26的(a)～图38是示出实施方式的半导体装置的制造方法的示意截面图。图39是实施方式的半导体装置的示意俯视图。图40的(a)～图42的(b)是示出实施方式的半导体装置的制造方法的示意截面图。图43的(a)和(b)是图5的一部分的放大截面图。具体实施方式以下参照附图对实施方式进行说明。此外，在各图中，对相同的要素标注了相同的符号。在实施方式中，作为半导体装置，对具有例如三维构造的存储器单元阵列的半导体存储装置进行说明。图1是实施方式的半导体装置中的单元阵列区域的示意俯视图。图2是实施方式的半导体装置中的存储器单元阵列1的示意立体图。图3是图1的A－A截面图。如图1所示，在单元阵列区域内配置有多个柱状部CL和多个过孔81。多个柱状部CL贯通图2和图3所示的层叠体100。多个过孔81也如后述那样贯通层叠体100。在图2中，将相对于基板10的主面平行且相互正交的2个方向设为X方向和Y方向，将相对于该X方向和该Y方向双方正交的方向设为Z方向(层叠方向)。其他的图的X方向、Y方向以及Z方向，分别与图2的X方向、Y方向以及Z方向对应。存储器单元阵列1具有：源层SL、设置在源层SL上的层叠体100、多个柱状部CL、多个分离部61以及设置于层叠体100的上方的多个位线BL。如图3所示，在基板10与源层SL之间设置有电路层11。电路层11包含例如作为金属布线的下层布线12。在下层布线12与基板10之间、下层布线12与源层SL之间以及下层布线12彼此之间设置有绝缘层13。源层SL通过未图示的过孔与下层布线12连接。基板10例如是硅基板。在基板10的表面形成有例如MOSFET(metal-oxide-semiconductorfieldeffecttransistor，金属氧化物半导体场效应晶体管)构造的晶体管。形成于电路层11和基板10的表面的晶体管构成存储器单元阵列1的检测放大器电路、字线驱动器电路等控制电路。柱状部CL形成为在层叠体100内在该层叠体100的层叠方向(Z方向)上延伸的大致圆柱状。多个柱状部CL例如交错排列。或者，多个柱状部CL也可以沿着X方向和Y方向呈正方网格状排列。分离部61在X方向上延伸，将层叠体100在Y方向上分离成多个块(或者指状部)。如图3所示，分离部61是埋入缝隙(slit)内的绝缘膜。图2所示的多个位线BL，是在Y方向上延伸的例如金属膜。多个位线BL在X方向上相互分离。柱状部CL的后述的半导体主体20的上端部，经由图2所示的连接器Cb和连接器V1连接于位线BL。如图3所示，源层SL是含金属的层15和半导体层16的层叠膜。含金属的层15设置于绝缘层13与半导体层16之间。含金属的层15例如是钨层或钨的硅化物层。半导体层16是含杂质(例如磷)并具有导电性的多晶硅层。也可以在含金属的层(钨层)15与半导体层(多晶硅层)16之间形成有金属氮化膜(氮化钛膜)。在源层SL上设置有层叠体100。层叠体100具有在相对于基板10的主面垂直的方向(Z方向)上层叠的多个电极层70。在上下相邻的电极层70之间设置有绝缘层(绝缘体)72。电极层70之间的绝缘体也可以是空隙。在最下层的电极层70与源层SL之间设置有绝缘层72。在最上层的电极层70上设置有绝缘层41。源层SL比电极层70的1层的厚度厚。电极层70是金属层。电极层70例如是包含钨作为主成分的钨层、或者包含钼作为主成分的钼层。绝缘层72例如是包含氧化硅作为主成分的氧化硅层。柱状部CL在层叠体100内在该层叠体100的层叠方向上延伸，柱状部CL的半导体主体20的下端部与源层SL的半导体层16相接触。图4是图3的一部分的放大截面图。柱状部CL具有：存储器膜30、半导体主体20和绝缘性的芯膜50。存储器膜30是具有沟道绝缘膜31、电荷蓄积膜(电荷蓄积部)32以及块绝缘膜33的绝缘膜的层叠膜。如图3所示，半导体主体20形成为在层叠体100内在层叠方向上连续地延伸并到达源层SL的管状。芯膜50设置于管状的半导体主体20的内侧。存储器膜30设置于层叠体100与半导体主体20之间，从外周侧包围半导体主体20。如图4所示，沟道绝缘膜31设置于半导体主体20与电荷蓄积膜32之间，并与半导体主体20相接触。电荷蓄积膜32设置于沟道绝缘膜31与块绝缘膜33之间。块绝缘膜33设置于电荷蓄积膜32与电极层70之间。半导体主体20、存储器膜30以及电极层70构成存储器单元MC。存储器单元MC，具有电极层70隔着存储器膜30包围了半导体主体20的周围的纵型晶体管构造。在该纵型晶体管构造的存储器单元MC中，半导体主体20例如是硅的沟道主体，电极层70作为控制栅来发挥功能。电荷蓄积膜32作为蓄积从半导体主体20注入的电荷的数据存储层来发挥功能。实施方式的半导体存储装置，是能够电自由地进行数据的擦除·写入、即使切断电源也能够保持存储内容的非易失性半导体存储装置。存储器单元MC例如是电荷俘获(chargetrapping)型的存储器单元。电荷蓄积膜32在绝缘性的膜中具有很多捕获电荷的俘获点(trapsite)，例如包括氮化硅膜。或者，电荷蓄积膜32也可以是周围被绝缘体包围的、具有导电性的浮置栅。沟道绝缘膜31在从半导体主体20对电荷蓄积膜32注入电荷时或者在蓄积于电荷蓄积膜32的电荷向半导体主体20释放时成为势垒。沟道绝缘膜31例如包括氧化硅膜。块绝缘膜33防止蓄积于电荷蓄积膜32的电荷向电极层70释放。另外，块绝缘膜33防止电荷从电极层70向柱状部CL的向后隧穿(back-tunneling)。块绝缘膜33具有第一块膜34和第二块膜35。第一块膜34例如是氧化硅膜。第二块膜35是介电常数比氧化硅膜高的金属氧化膜。作为该金属氧化膜，可以列举例如氧化本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：下层布线；上层布线；层叠体，其设置于所述下层布线与所述上层布线之间，并且具有隔着绝缘体层叠的多个电极层；导电性的过孔，其贯通所述层叠体而将所述上层布线与所述下层布线连接；以及绝缘膜，其设置于所述过孔与所述层叠体之间，所述电极层的与所述过孔的侧面相向的端面与所述过孔的所述侧面之间的、沿着所述过孔的直径方向的距离，比所述绝缘体的与所述过孔的所述侧面相向的端面与所述过孔的所述侧面之间的沿着所述直径方向的距离大。

【技术特征摘要】
2017.03.10 JP 2017-0461721.一种半导体装置，具备：下层布线；上层布线；层叠体，其设置于所述下层布线与所述上层布线之间，并且具有隔着绝缘体层叠的多个电极层；导电性的过孔，其贯通所述层叠体而将所述上层布线与所述下层布线连接；以及绝缘膜，其设置于所述过孔与所述层叠体之间，所述电极层的与所述过孔的侧面相向的端面与所述过孔的所述侧面之间的、沿着所述过孔的直径方向的距离，比所述绝缘体的与所述过孔的所述侧面相向的端面与所述过孔的所述侧面之间的沿着所述直径方向的距离大。2.根据权利要求1所述的半导体装置，所述下层布线的布线宽度，比包围所述过孔的周围的所述电极层的端面间的距离小。3.根据权利要求1所述的半导体装置，所述电极层的所述端面与所述过孔的所述侧面之间的所述绝缘膜的厚度，比所述绝缘体的所述端面与所述过孔的所述侧面之间的所述绝缘膜的厚度厚。4.根据权利要求1所述的半导体装置，还具备导电层，所述导电层设置于所述下层布线与所述层叠体之间，并且比1层所述电极层的厚度厚，所述过孔也贯通所述导电层，所述导电层的与所述过孔的所述侧面相向的端面与所述过孔的所述侧面之间的沿着所述直径方向的距离，比所述绝缘体的所述端面与所述过孔的所述侧面之间的沿着所述直径方向的距离大。5.根据权利要求4所述的半导体装置，还具备柱状部，所述柱状部具有：半导体主体，其在所述层叠体内在所述层叠体的层叠方向上延伸，并且与所述导电层相接触；和电荷蓄积部，其设置于所述半导体主体与所述电极层之间。6.根据权利要求5所述的半导体装置，所述导电层具有与所述半导体主体相接触的半导体层和层叠于所述半导体主体之下的金属层。7.根据权利要求5所述的半导体装置，所述过孔在配置有多个所述柱状部的单元阵列区域内配置。8.根据权利要求1所述的半导体装置，还具备分离部，所述分离部将所述层叠体分离成多个块，所述过孔配置在所述分离部所延伸的线上。9.一种半导体装置的制造方法，包括：在包括下层布线的层上形成层叠体的步骤，所述层叠体具有包括交替地层叠的第一层和第二层的多个第一层和多个第二层；形成贯通所述层叠体而到达所述下层布线的孔的步骤；使在所述孔露出且位于第一位置的所述第一层的端面位于与所述第一位置相比在所述孔的直径方向上远离所述孔的第二位置的步骤；以及在使所述第一层的所述端面位于...

【专利技术属性】
技术研发人员：吉水康人，下城义朗，荒井伸也，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP