半导体元件的制造方法技术

本发明专利技术公开一种半导体元件的制造方法，包括以下步骤。在基底上分别形成第一应力层与第二应力层。在第一应力层与第二应力层上形成缓冲层。对基底进行注入制作工艺，以于第一应力层与第二应力层的下方的基底中形成预切割面。进行接合处理，以将载板接合至缓冲层上。进行热处理，使得基底的一部分自预切割面分离。在基底的另一部分的预切割面上进行前段制作工艺。

Manufacturing method of semiconductor component

The invention discloses a manufacturing method of a semiconductor component, which comprises the following steps. The first stress layer and the second stress layer are formed on the base respectively. A buffer layer is formed on the first stress layer and the second stress layer. The substrate is injected into the fabrication process to form a pre-cutting surface in the substrate below the first stress layer and the second stress layer. The bonding process is carried out to connect the carrier plate to the buffer layer. Heat treatment is carried out to separate part of the substrate from the pre cut surface. The front section is made on the precut surface of another part of the substrate.

【技术实现步骤摘要】
半导体元件的制造方法
本专利技术涉及一种集成电路的制造方法，且特别是涉及一种半导体元件的制造方法。
技术介绍
在半导体元件的发展过程中，常通过缩小元件的尺寸(亦即栅极宽度与通道长度)，以达到高速操作和低耗电量的功效。然而，由于目前缩小元件尺寸的技术遭受到制作工艺技术瓶颈、成本昂贵等因素的限制，所以需发展其他不同于缩小元件的技术，以改善元件的驱动电流。因此，目前业界提出一种控制应变(strain)的方式，来增加元件效能的方法，以克服元件微型化的极限。所述控制应变的方式是指在半导体元件中形成应力层，使得此元件的通道区产生应变来改变硅(Si)晶格的间距，以增加载流子(其包括电子或空穴)的迁移率(mobility)，进而提升元件的驱动电流。具体来说，在平面内(in-plane)方向上，N型晶体管需要拉伸应力(tensilestress)以增加电子的迁移率；P型晶体管则需具有压缩应力(compressivestress)以增加空穴的迁移率。
技术实现思路
本专利技术提供一种半导体元件的制造方法，其可选择性地在不同导电型的晶体管区域中形成所需的应力层，以增加载流子的迁移率，进而提升元件的驱动电流。一种半导体元件的制造方法，包括以下步骤。在基底上分别形成第一应力层与第二应力层。在第一应力层与第二应力层上形成缓冲层。对基底进行注入制作工艺，以于第一应力层与第二应力层的下方的基底中形成预切割面。进行接合处理，以将载板接合至缓冲层上。进行热处理，使得基底的一部分自预切割面分离。在基底的另一部分的预切割面上进行前段制作工艺。在本专利技术的一实施例中，在基底上形成第一应力层与第二应力层的步骤如下。在基底上形成第一应力材料层。移除部分第一应力材料层，以暴露出基底的表面。在基底上形成第二应力材料层。进行平坦化制作工艺，使得第一应力层与第二应力层位于同一水平面。在本专利技术的一实施例中，在上述基底上形成第一应力材料层之后，还包括形成对准标记(alignmentmark)于基底与第一应力材料层中。在本专利技术的一实施例中，在基底的另一部分的预切割面上进行前段制作工艺之前，还包括于基底的另一部分中形成至少一隔离结构。至少一隔离结构的形成方法如下。移除对准标记周围的基底与第一应力材料层，以形成至少一沟槽。在至少一沟槽中填入隔离材料层。在本专利技术的一实施例中，上述的第一应力层包括压缩应力层或是拉伸应力层。在本专利技术的一实施例中，上述的第一应力层的材料包括氧化硅、氮化硅、氮氧化硅、其他绝缘材料或其组合。在本专利技术的一实施例中，上述的第二应力层包括压缩应力层或是拉伸应力层。在本专利技术的一实施例中，上述的第二应力层的材料包括氧化硅、氮化硅、氮氧化硅、其他绝缘材料或其组合。在本专利技术的一实施例中，上述的缓冲层包括氧化硅、氮氧化硅、氮化硅、其他绝缘材料或其组合。在本专利技术的一实施例中，上述的注入制作工艺所注入的元素包括氢、氦或其组合。在本专利技术的一实施例中，上述的前段制作工艺的步骤如下。在第一应力层上形成第一金属氧化物半导体(MOS)场效晶体管。第一金属氧化物半导体场效晶体管包括第一栅极以及第一栅极相对两侧的第一源极与第一漏极。在第二应力层上形成第二金属氧化物半导体场效晶体管。第二金属氧化物半导体场效晶体管包括第二栅极以及第二栅极相对两侧的第二源极与第二漏极。在本专利技术的一实施例中，上述的第一金属氧化物半导体场效晶体管与该第二金属氧化物半导体场效晶体管为互补式金属氧化物半导体(CMOS)场效晶体管。在本专利技术的一实施例中，上述的第一应力层与该第二应力层相邻。基于上述，本专利技术在基底上分别形成第一应力层与第二应力层。接着，对基底进行智能切割制作工艺(SmartCutProcess)与平坦化制作工艺(如CMP等制作工艺)，以薄化基底。之后，在第一应力层与第二应力层上进行前段制作工艺，以分别形成第一金属氧化物半导体场效晶体管与第二金属氧化物半导体场效晶体管。也就是说，本专利技术结合绝缘体上有硅(SOI)的结构与选择性应变的技术。因此，本专利技术不仅可选择性地在不同导电型的晶体管区域中形成所需的应力层，以增加载流子的迁移率，进而提升元件的驱动电流；还可减少闩锁效应(Latch-up)，并降低寄生电容。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1A至图1H为本专利技术一实施例的一种半导体元件的制造流程的剖面示意图。符号说明10：对准标记20：预切割面25：注入制作工艺30：绝缘体上有硅(SOI)结构30a：顶面100：基底100a：第一部分100b：第二部分102：第一应力材料层102a、102b：第一应力层104：光致抗蚀剂图案106：第二应力材料层106a：第二应力层108：缓冲层200：载板200a：第一表面200b：第二表面201：隔离结构110：第一金属氧化物半导体场效晶体管112：第一阱区114：第一源极116：第一漏极118：第一栅极118a：第一栅介电层118b：第一栅电极119：第一间隙壁120：第二金属氧化物半导体场效晶体管122：第二阱区124：第二源极126：第二漏极128：第二栅极128a：第二栅介电层128b：第二栅电极129：第二间隙壁具体实施方式在以下的实施例中，当第一应力层为拉伸应力层，第二应力层为压缩应力层；当第一应力层为压缩应力层，第二应力层为拉伸应力层。在本实施例中，是以第一应力层为拉伸应力层，第二应力层为压缩应力层为例来说明，但本专利技术并不以此为限。另外，附图中的层与区域的厚度会为了清楚起见而放大。相同或相似之参考号码表示相同或相似之元件，以下段落将不再一一赘述。此外，为了易于描述附图中所绘示的一个构件或特征与另一组件或特征的关系，本文中可使用例如「在...下」、「在...下方」、「下部」、「在…上」、「在…上方」、「上部」及类似术语的空间相对术语。除了附图中所绘示的定向之外，所述空间相对术语意欲涵盖元件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。图1A至图1H为本专利技术一实施例的一种半导体元件的制造流程的剖面示意图。请参照图1A，首先，提供基底100。在一些实施例中，基底100是由硅或其他半导体材料制成的。另外，基底100也可包括其它元素半导体材料，例如锗、砷化镓或其它合适的半导体材料。此外，在替代实施例中，基底100亦可由例如硅锗、碳化硅锗、磷砷化镓或磷铟化镓的合金半导体所制成。接着，在基底100上形成第一应力材料层102。在一些实施例中，第一应力材料层102的材料可例如是氧化硅、氮化硅、氮氧化硅或其组合，其厚度可例如是10nm至1000nm。第一应力材料层102的形成方法包括化学气相沉积(CVD)制作工艺，其可例如是等离子体化学气相沉积(PECVD)制作工艺。PECVD制作工艺可通过改变沉积的参数条件(recipe)来控制所形成的材料层的应力状态。详细地说，改变沉积的参数条件可例如是改变反应气体(例如SiH4、N2、He、NH3或其组合)的气体流量、压力、射频(RadioFrequency，RF)功率、基底温度等参数条件，以控制所形成的材料层为拉伸应力层或是压缩应力层。在本实施例中，第一应力材料层102可以是拉伸氮化硅层，其拉伸应力可介本文档来自技高网...

【技术保护点】
1.一种半导体元件的制造方法，包括：在一基底上分别形成一第一应力层与一第二应力层；在该第一应力层与该第二应力层上形成一缓冲层；对该基底进行一注入制作工艺，以于该第一应力层与该第二应力层的下方的该基底中形成一预切割面；进行一接合处理，以将一载板接合至该缓冲层上；进行一热处理，使得该基底的一部分自该预切割面分离；以及在该基底的另一部分的该预切割面上进行一前段制作工艺。

【技术特征摘要】
2017.02.17 TW 1061053211.一种半导体元件的制造方法，包括：在一基底上分别形成一第一应力层与一第二应力层；在该第一应力层与该第二应力层上形成一缓冲层；对该基底进行一注入制作工艺，以于该第一应力层与该第二应力层的下方的该基底中形成一预切割面；进行一接合处理，以将一载板接合至该缓冲层上；进行一热处理，使得该基底的一部分自该预切割面分离；以及在该基底的另一部分的该预切割面上进行一前段制作工艺。2.如权利要求1所述的半导体元件的制造方法，其中于该基底上形成该第一应力层与该第二应力层的步骤包括：在该基底上形成一第一应力材料层；移除部分该第一应力材料层，以暴露出该基底的表面；在该基底上形成一第二应力材料层；以及进行一平坦化制作工艺，使得该第一应力层与该第二应力层位于同一水平面。3.如权利要求2所述的半导体元件的制造方法，在该基底上形成该第一应力材料层之后，还包括形成一对准标记于该基底与该第一应力材料层中。4.如权利要求3所述的半导体元件的制造方法，在该基底的该另一部分的该预切割面上进行该前段制作工艺之前，还包括于该基底的该另一部分中形成至少一隔离结构，其中该至少一隔离结构的形成方法包括：移除该对准标记周围的该基底与该第一应力材料层，以形成至少一沟槽；以及在该至少一沟槽中填入一隔离材料层。5.如权利要求1所述的半导体元件的制造方法，其中该第一应力层包括压缩应力层或...

【专利技术属性】
技术研发人员：李世平，陈昱安，黄绣雯，张娟华，
申请(专利权)人：力晶科技股份有限公司，
类型：发明
国别省市：中国台湾,71