一种超低功耗异步逐次逼近寄存器型模数转换器制造技术

本发明专利技术属于低功耗集成电路技术领域，一种超低功耗异步逐次逼近寄存器型模数转换器，两个自举采样保持开关S/H、四个连接开关、两个二进制加权电容DAC网络、一个亚阈值动态比较器和一个异步SAR控制逻辑电路，所述自举采样保持开关S/H将模拟差分输入信号采样到两个二进制加权电容DAC网络的上极板，所述四个连接开关由异步SAR控制逻辑电路控制，决定二进制加权电容DAC网络的最高位电容的上极板的连接关系，即最高位电容的上极板与其余非最高位电容的上极板连接还是与地连接。

【技术实现步骤摘要】
一种超低功耗异步逐次逼近寄存器型模数转换器
本专利技术属于低功耗集成电路
，尤其涉及一种应用于无线传感器网络芯片的10位超低功耗异步逐次逼近寄存器型（SAR）模数转换器（ADC）。
技术介绍
随着CMOS工艺尺寸的缩小，在超低电源和超低功耗下工作的模拟电路提高性能变得越来越困难。由于具有类似数字电路的特性且使用很少的模拟运算放大器，逐次逼近寄存器型（SAR）模数转换器（ADC）近来已经成为超低功耗应用中最受欢迎的转换器之一，例如在无线传感器网络芯片或便携式生物医学设备中。在这些能量受限的应用中，系统和电路通常可以由能量受限的电池或小尺寸的能量收集设备来供电，这导致有限的使用寿命。因此，在这些应用中设计高能效的系统结构和电路是必不可少的。由于工艺尺寸的缩小，SARADC中数字部分的功耗可以显著降低。但是，这种ADC的能耗主要由二进制加权电容DAC网络的开关能耗所贡献。例如，Wang（Tao.W,Z.M.Zhu,L.Zhang,andY.T.Yang,“High-speedsingle-channelSARADCwithanovelcontrollogicin65nmCMOS,”AnalogIntegrCircSigProcess,vol.91,no.3,pp.503-511,Jun.2017），Zhu（Z.M.Zhu,andY.H.Liang,“A0.6-V38-nW9.4-ENOB20-kS/sSARADCin0.18umCMOSforMedicalImplantDevices,”IEEETrans.Circuitsyst.I,Reg.Papers.vol.62,no.9,pp.2167-2176,Sep.2015.）和Tong（X.Y.Tong,M.Ghovanloo,“Energy-efficientswitchingschemeinSARADCforbiomedicalelectronics,”Electron.Lett.,vol.51,no.9,pp.676–678,Apr.2015.）将平均开关能量（ASE）分别降低了87％，98.8％和97.4％。然而，他们的文章中提到的方案忽略了两个采样周期之间的复位能量。当考虑复位能量时，与传统方法相比，采用Zhu的结构的ASE只能减少96.55％。基于闭环电荷再循环方法可实现100％的ASE，但与传统的开关方案相比没有节省面积。在我们的工作中，由于参考电压（Vcm）仅用于平衡功耗和相关控制逻辑电路的复杂性，所以简单的开关方案可以在ASE和面积上分别减少97.66％和50％。此外，所提出的开关方案无复位能量。二进制加权电容DAC网络中的单位电容Cu通常取决于SARADC的制造工艺，KT/C热噪声，匹配性能要求和运行速度。在工作速度，线性度和功耗之间存在平衡。如果选择大的单位电容，SARADC将具有可靠的线性度，但会造成建立时间慢，功耗高和面积大等缺点。在我们的设计中，无需任何校准技术就可以通过配置DAC网络的电容来实现匹配的要求，从而降低了ADC架构的设计复杂性和功耗。除了二进制加权电容DAC网络的不匹配之外，比较器失调对ADC的性能影响也很大，因为它缩小了输入范围，同时降低了输入共模电压变化引起的转换线性。在本文中，我们利用衬底驱动和共源共栅电路技术的亚阈值动态比较器来减轻电源开销和失调电压。为了证明所提出的结构，已经在晶体管级别对比较器的总失调电压（平均值+3std）和延迟进行了分析和优化。仿真结果表明，通过MonteCarlo分析，当输入共模点从1/2VDD上升到VDD时，总失调电压的波动仅为0.28mV。同时，由于比较器内部存在更加有效的正反馈，所以比较器的运行速度可以满足要求。此外，为了提高SARADC的线性度和精确度，二进制加权电容DAC网络的MSB电容和非MSB电容阵列之间的连接开关采用了双重升压技术，与分辨率开关相比，降低了连接开关的功耗。
技术实现思路
本专利技术的目的在于提供一种应用于无线传感器网络芯片的10位超低功耗异步逐次逼近寄存器型模数转换器，旨在解决现有的逐次逼近寄存器型模数转换器功耗高，面积大，线性度和精确度低等问题。本专利技术是这样实现的，一种超低功耗异步逐次逼近寄存器型模数转换器，包括：两个自举采样保持S/H开关，四个连接开关，两个二进制加权电容DAC，一个亚阈值动态比较器和一个异步SAR控制逻辑电路。所述自举采样保持开关S/H将模拟差分输入信号采样到两个二进制加权电容DAC网络的上极板，所述四个连接开关由异步SAR控制逻辑电路控制，决定二进制加权电容DAC网络的最高位电容（MSB电容）的上极板与其余非最高位电容的上极板连接还是与地连接，所述两个二进制加权电容DAC都由多个同样的电容的并联构成，通过异步SAR控制逻辑电路控制实现数字信号到模拟信号的转换功能，所述亚阈值动态比较器比较两个二进制加权电容DAC网络的上极板电压，其输出控制异步SAR控制逻辑电路，所述异步SAR控制逻辑电路产生控制信号，控制两个自举采样保持开关S/H以及四个连接开关的通断，实现对整个电路的控制。进一步，二进制加权电容DAC电容网络的开关方法为：在采样阶段，二进制加权电容DAC网络中的最高位电容的上极板接地，其余非最高位电容的上极板对连续的模拟信号进行采样，所有二进制加权电容DAC网络中的电容的下极板都接地，即连接开关Sp1和Sn1导通，使MSB电容的上极板接地，连接开关Sp2和Sn2断开，阻止MSB电容对输入信号进行采样。在转换阶段，二进制加权电容DAC网络的最高位电容的下极板与Vcm连接，其中Vcm即电源电压Vref的一半，同时，连接开关Sp1和Sn1断开，连接开关Sp2和Sn2导通，以使二进制加权电容网络的上极板获得采样信号的一半，此时亚阈值动态比较器比较其正负输入端的电压以确定ADC的最高位，即MSB位，实际上，在我们的电路中，Vcm可以用来代替Vref，因为输入信号是由总电容的一半进行采样的。根据MSB比较结果，当VP＞VN时将正端的MSB电容的下极板切换到地，或当VP＜VN时将负端的MSB的下极板切换到地，从而确定比较器的第二位，根据第二位的比较结果，当VP＜VN时将正端的C9电容的下极板切换到Vcm或当VP＞VN时将负端的C9电容的下极板切换到Vcm。其余位可以用类似的单调开关方法产生。本专利技术中的ADC利用这种新颖的开关时序可以实现纳瓦级功耗，与传统的开关方法相比其DAC模块的平均开关能量和面积分别减少97.66％和50％，而且没有复位能量。进一步，所述自举采样保持开关包括：4个PMOS管、8个NMOS管、2个电容，其中连接关系为：NMOS管M1的源极接地，NMOS管M1的漏极连接电容C1的负极和NMOS管M9的漏极，NMOS管M1的栅极与PMOS管M3的栅极相连，接采样时钟信号CLK的反向信号CLKS，NMOS管M9的栅极连接PMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的漏极、电容C2的负极，NMOS管M9的源极连接输入信号VIN、NMOS管M11的源极、NMOS管M10的漏极，PMOS管M3的源极连接电容C1的正极和PMOS管M2的漏极和衬底，PMOS管M2的源极连接电源VDD、PMOS管M5的源极、NMOS管本文档来自技高网...

【技术保护点】
1.一种超低功耗异步逐次逼近寄存器型模数转换器，其特征在于包括：两个自举采样保持开关S/H、四个连接开关、两个二进制加权电容DAC网络、一个亚阈值动态比较器和一个异步SAR控制逻辑电路，所述自举采样保持开关S/H将模拟差分输入信号采样到两个二进制加权电容DAC网络的上极板，所述四个连接开关由异步SAR控制逻辑电路控制，决定二进制加权电容DAC网络的最高位电容的上极板的连接关系，即最高位电容的上极板与其余非最高位电容的上极板连接还是与地连接，所述两个二进制加权电容DAC网络都由多个同样的电容的并联构成，通过异步SAR控制逻辑电路控制实现数字信号到模拟信号的转换，所述亚阈值动态比较器比较两个二进制加权电容DAC网络的上极板电压，其输出控制异步SAR控制逻辑电路，所述异步SAR控制逻辑电路产生控制信号，控制两个自举采样保持开关S/H以及四个连接开关的通断，实现对整个电路的控制。

【技术特征摘要】
1.一种超低功耗异步逐次逼近寄存器型模数转换器，其特征在于包括：两个自举采样保持开关S/H、四个连接开关、两个二进制加权电容DAC网络、一个亚阈值动态比较器和一个异步SAR控制逻辑电路，所述自举采样保持开关S/H将模拟差分输入信号采样到两个二进制加权电容DAC网络的上极板，所述四个连接开关由异步SAR控制逻辑电路控制，决定二进制加权电容DAC网络的最高位电容的上极板的连接关系，即最高位电容的上极板与其余非最高位电容的上极板连接还是与地连接，所述两个二进制加权电容DAC网络都由多个同样的电容的并联构成，通过异步SAR控制逻辑电路控制实现数字信号到模拟信号的转换，所述亚阈值动态比较器比较两个二进制加权电容DAC网络的上极板电压，其输出控制异步SAR控制逻辑电路，所述异步SAR控制逻辑电路产生控制信号，控制两个自举采样保持开关S/H以及四个连接开关的通断，实现对整个电路的控制。2.如权利要求1所述的一种超低功耗异步逐次逼近寄存器型模数转换器，其特征在于，所述二进制加权电容DAC网络，在采样阶段，二进制加权电容DAC网络中的最高位电容的上极板接地，其余非最高位电容的上极板对连续的模拟信号进行采样，所有二进制加权电容DAC网络中的电容的下极板都接地，即开关Sp1和Sn1导通，同时连接开关Sp2和Sn2断开，阻止最高位电容对输入信号进行采样；在转换阶段，二进制加权电容DAC网络的最高位电容的下极板与Vcm连接，其中Vcm为电源电压Vref的一半，同时，连接开关Sp1和Sn1断开，连接开关Sp2和Sn2导通，以使二进制加权电容DAC网络的上极板获得采样信号的一半，此时亚阈值动态比较器比较两个二进制加权电容DAC网络的上极板电压以确定ADC的最高位，即MSB位，因为输入信号是由总电容的一半进行采样的，根据ADC最高位的比较结果，当VP＞VN时将正端的最高位电容的下极板切换到地，或当VP＜VN时将负端的最高位的下极板切换到地，然后比较器在进行一次比较从而确定ADC的第二位，根据第二位的比较结果，当VP＜VN时将正端的次高位电容的下极板切换到Vcm或当VP＞VN时将负端的次高位电容的下极板切换到Vcm，其余位可以用类似的单调开关方法产生。3.如权利要求1所述的一种超低功耗异步逐次逼近寄存器型模数转换器，其特征在于，所述自举采样保持开关包括：4个PMOS管、8个NMOS管、2个电容，其中连接关系为：NMOS管M1的源极接地，NMOS管M1的漏极连接电容C1的负极和NMOS管M9的漏极，NMOS管M1的栅极与PMOS管M3的栅极相连，接采样时钟信号CLK的反向信号CLKS，NMOS管M9的栅极连接PMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的漏极、电容C2的负极，NMOS管M9的源极连接输入信号VIN、NMOS管M11的源极、NMOS管M10的漏极，PMOS管M3的源极连接电容C1的正极和PMOS管M2的漏极和衬底，PMOS管M2的源极连接电源VDD、PMOS管M5的源极、NMOS管M7的栅极，NMOS管M4的源极接地，NMOS管M4的栅极与PMOS管M6的栅极相连，接采样时钟信号CLK的反向信号CLKS，PMOS管M6的源极连接PMOS管M5的漏极与衬底和电容C2的正极，NMOS管M11的漏极连接NMOS管M12的漏极及M10的衬底，NMOS管M11的栅极连接NMOS管M10的栅极、PMOS管M6的漏极、NMOS管M7的漏极、PMOS管M5的栅极，NMOS管M10的源极作为输出VOUT，连接电容CP的正极、电容CS的正极，电容CP的负极和电容CS的负极接地，其中电容CS为负载电容，电容CP为寄生负载电容，为了便于分析我们将其在原理图中加入，NMOS管M12的栅极连接CLKS，NMOS管M12的源极接地，NMOS管M7的源极接NMOS管M8的漏极，NMOS管M8的源极接地，NMOS管M8的栅极接CLKS，其余未说明的PMOS管衬底接源极，NMOS管衬底接地。4.如权利要求1所述的一种超低功耗异步逐次逼近寄存器型模数转换器，其特征在于，所述连接开关包括：5个PMOS管、6个NMOS管，其中连接关系为：PMOS管M1a的源极连接电源VDD、PMOS管M2a的源极、PMOS管M5a的源极，PMOS管M1a的栅极连接PMOS管M5a的栅极、NMOS管M8a的漏极、NMOS管MC的栅极、PMOS管M7a的源极，PMOS管M1a的漏极连接其衬底、C1a的栅极、PMOS管M4a的源极，C1a的源漏相连并与输入信号Logic、PMOS管M2a的栅极、NMOS管M3a的栅极连接，PMOS管M2a的漏极与NMOS管M3a的漏极、PMOS管M4a的栅极、NMOS管M6a的栅极、PMOS管M7a的栅极、NMOS管M8a的栅极相连，NMOS管M3a的源极与M6a的源极、M8a的栅极相连后接地，PMOS管M4a的漏极与NMOS管M6a的漏极、C2a的源极和漏极相连，C2a的栅极与PMOS管M5a的漏极及衬底、PMOS管M7a的漏极与衬底相连，NMOS管MC的源漏作为两个输出与外部电路相连，即与最高位...

【专利技术属性】
技术研发人员：蔡觉平，陈腾腾，辛昕，温凯林，杨启迪，韩旭，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61