流水线模拟数字转换器及其操作方法技术

本申请公开了一种流水线模拟数字转换器及其操作方法。流水线模拟数字转换器包含乘法数字模拟转换器及子模拟数字转换器。乘法数字模拟转换器依据不重叠的两时脉交替操作于放大阶段及取样阶段，并且在该放大阶段依据目标电压对输入信号进行运算。目标电压是由数字码决定。该子模拟数字转换器包含：多个比较器，用来将输入信号与多个预设电压做比较以产生多个比较结果；一判断电路，依据所述多个比较结果于该两时脉的一非重叠区间产生多个比较完成信号，所述多个比较完成信号分别指示所述多个比较器是否已完成比较；以及一编码电路，依据所述多个比较结果及所述多个比较完成信号决定该数字码。

Pipelined analog digital converter and its operation method

This application discloses a pipelined analog-to-digital converter and its operation method. Pipelined analog-to-digital converter includes multiplicative digital to analog converter and sub analog digital converter. The multiplicative digital analog converter operates alternately in the amplification and sampling stages according to the non overlapping two time pulse, and the input signal is operated on the target voltage in this stage of amplification. The target voltage is determined by the digital code. The subanalog digital converter consists of a plurality of comparators for comparing an input signal to a plurality of preset voltages to produce a plurality of comparison results; a judgement circuit generates a plurality of comparative completion signals based on a non overlapping interval of the plurality of comparison results in the two time pulse, and the plurality of comparison completion signals indicate respectively. Whether a plurality of comparators have completed the comparison or not, and an encoding circuit determine the digital code according to the plurality of comparison results and the plurality of comparison completion signals.

【技术实现步骤摘要】
流水线模拟数字转换器及其操作方法
本公开涉及模拟数字转换器(analog-to-digitalconverter,ADC)，尤其涉及流水线模拟数字转换器(pipelinedADC，亦作pipelineADC)。
技术介绍
图1为现有的流水线模拟数字转换器100，包含多个串接的运算级110、末端模拟数字转换器120以及数字校正电路130。输入信号Vin经过多级的比较、相减及放大等运算，最后由校正电路130对每一运算级110的输出以及末端模拟数字转换器120的输出进行校正后，产生数字码D，数字码D即输入信号Vin经模拟数字转换后的结果。流水线模拟数字转换器100的动作原理为本
技术人员所熟知，故不再赘述。运算级110包含一个子模拟数字转换器(sub-ADC)200(如图2所示)及一个乘法数字模拟转换器(multiplyingDAC,简称MDAC)300(如图3所示)，两者依据两个不重叠(non-overlapping)的时脉Φ1及Φ2(如图4所示)动作。假设电路在时脉的高电平动作(例如开关导通)，则「不重叠」代表两时脉不同时为高电平，图4的时间t1与t2之间及t1’与t2’之间为两时脉的非重叠区间。子模拟数字转换器200适用于1.5位元的流水线模拟数字转换器，包含比较器220、240以及编码电路260。比较器220与比较器240分别将差动输入信号Vin(包含信号及信号)与第一预设电压(Vref/4)及第二预设电压(-Vref/4)作比较(Vref为一参考电压)，并分别得出一组比较结果(信号d0及d0_b为一组，信号d1及d1_b为另一组)。编码电路260将此二组比较结果编码成数字码CV(包含三个位元CVp、CVm、CVn)。编码电路260由多个逻辑闸组成(例如图中的六个及闸(ANDGate)262～267)，并且依据时脉Φ2输出数字码CV。详言之，子模拟数字转换器200在时脉Φ1为高电平时进行比较及编码，并且编码电路260在时脉Φ2为高电平时输出数字码CV，也就是说位元CVp、CVm及CVn在时脉Φ2由低电平转换为高电平时被决定，在被决定之前三者皆为逻辑0。图3所示的乘法数字模拟转换器300主要包含用来放大信号的运算放大器310。运算放大器310的反相输入端通过开关S4a耦接电容C0a及C1a，运算放大器310的非反相输入端通过开关S4b耦接电容C0b及C1b。乘法数字模拟转换器300依据时脉Φ1及Φ2交替操作于取样阶段及放大阶段。以运算放大器310的反相输入端为例作说明，在取样阶段(时脉Φ1为高电平)，开关S0a、S1a、S2a导通，并且开关S3a、S4a、S5a不导通，此阶段电容C0a及C1a对信号取样；在放大阶段(时脉Φ2为高电平)，开关S0a、S1a、S2a不导通，并且开关S3a、S4a、S5a导通，此阶段电容C0a成为回授电容，且乘法数字模拟转换器300对输入信号Vin进行减法及乘法运算并输出差动输出信号Vout(包含信号及信号)作为下一个运算级的输入。运算放大器310的非反相输入端同理，不再赘述。图3中的电压Vcm为差动输入信号Vin的共模电压，电压VR+及VR-的电压值由子模拟数字转换器200的数字码CV决定。需注意的是，在刚进入放大阶段时(时脉Φ2由低电平转换至高电平，开关S3a～S5a及S3b～S5b导通且在此同时子模拟数字转换器200输出数字码CV)，电容C1a及C1b的其中一端的电压瞬间发生变化。此瞬间的电压变化极易造成电容C1a及C1b上的电压产生扰动，而且此电压扰动将经由开关S4a及S4b在运算放大器310的输入端造成不预期的电压变动，进而使运算放大器310的输出电压处于极度不稳定的状态。因此乘法数字模拟转换器300必须有更长的反应时间来确保达到稳定，而较长的反应时间意谓流水线模拟数字转换器有较慢的反应速度，或是意谓流水线模拟数字转换器必须使用较大的驱动电流来维持相同的反应速度。
技术实现思路
鉴于现有技术的不足，本公开的一目的在于提供一种流水线模拟数字转换器及其操作方法，提升流水线模拟数字转换器的反应速度或减少其耗电。本公开公开一种流水线模拟数字转换器，包含多个运算级，所述多个运算级的其中之一包含一乘法数字模拟转换器及一子模拟数字转换器。该乘法数字模拟转换器依据不重叠的一第一时脉及一第二时脉交替操作于一放大阶段及一取样阶段，并且在该放大阶段依据一目标电压对一输入信号进行减法及乘法运算。该目标电压是由一数字码决定。该子模拟数字转换器耦接该乘法数字模拟转换器，包含：多个比较器，用来将该输入信号与多个预设电压做比较，以产生多个比较结果；一判断电路，耦接所述多个比较器，依据所述多个比较结果于该第一时脉及该第二时脉的一非重叠区间产生多个比较完成信号，所述多个比较完成信号分别指示所述多个比较器是否已完成比较；以及一编码电路，耦接所述多个比较器及该判断电路，依据所述多个比较结果及所述多个比较完成信号决定该数字码。本公开另公开一种流水线模拟数字转换器，包含多个运算级，所述多个运算级的其中之一包含一子模拟数字转换器及一乘法数字模拟转换器。该子模拟数字转换器将一输入信号转换成一数字码，并产生多个比较完成信号。所述多个比较完成信号的一部分或全部指示该数字码的一位元是否已决定。该乘法数字模拟转换器耦接该子模拟数字转换器，依据不重叠的一第一时脉及一第二时脉交替操作于一放大阶段及一取样阶段。该乘法数字模拟转换器包含：一运算放大器以及一电容。该电容具有一第一端及一第二端，该第一端耦接该运算放大器，该第二端于该取样阶段耦接该输入信号，并且该第二端于该第一时脉及该第二时脉的一非重叠区间依据所述多个比较完成信号的至少其中一个耦接至对应该位元的一目标电压。本公开另公开一种流水线模拟数字转换器的操作方法，该流水线模拟数字转换器包含多个运算级，所述多个运算级的其中之一包含交替操作于一放大阶段及一取样阶段的乘法数字模拟转换器。该方法包含：将一输入信号与多个预设电压做比较，以产生多个比较结果；依据所述多个比较结果产生多个比较完成信号，所述多个比较完成信号的一部分或全部指示一数字码的一位元是否已决定；依据所述多个比较结果及所述多个比较完成信号决定该数字码；于该取样阶段，将该输入信号输入该乘法数字模拟转换器；以及于紧邻该取样阶段的该放大阶段开始前，依据所述多个比较完成信号的至少其中一个使该乘法数字模拟转换器耦接至对应该位元的一目标电压。本公开的流水线模拟数字转换器及其操作方法使乘法数字模拟转换器的电容在放大阶段开始的前即预先耦接至目标电压，以减轻或防止乘法数字模拟转换器在放大阶段遭受到电压扰动，使乘法数字模拟转换器所需的反应时间较短或所需的驱动电流降低，进而提升流水线模拟数字转换器的速度或是降低其耗电。有关本公开的特征、实作与技术效果，兹配合附图作实施例详细说明如下。附图说明图1为现有的流水线模拟数字转换器；图2为现有的子模拟数字转换器；图3为现有的乘法数字模拟转换器；图4为两个不重叠的时脉Φ1及Φ2；图5为本公开的流水线模拟数字转换器的某一运算级的子模拟数字转换器的电路图；图6A为本公开的乘法数字模拟转换器操作于非重叠区间的一实施例的电路图；图6B为本公开的乘法数字模拟转换器操作于放大阶段的一实施例的电路图；本文档来自技高网...

【技术保护点】
1.一种流水线模拟数字转换器，包含多个运算级，所述多个运算级的其中之一包含：一乘法数字模拟转换器，依据不重叠的一第一时脉及一第二时脉交替操作于一放大阶段及一取样阶段，并且在该放大阶段依据一目标电压对一输入信号进行减法及乘法运算，该目标电压是由一数字码决定；以及一子模拟数字转换器，耦接该乘法数字模拟转换器，包含：多个比较器，用来将该输入信号与多个预设电压做比较，以产生多个比较结果；一判断电路，耦接所述多个比较器，依据所述多个比较结果于该第一时脉及该第二时脉的一非重叠区间产生多个比较完成信号，所述多个比较完成信号分别指示所述多个比较器是否已完成比较；以及一编码电路，耦接所述多个比较器及该判断电路，依据所述多个比较结果及所述多个比较完成信号决定该数字码。

【技术特征摘要】
1.一种流水线模拟数字转换器，包含多个运算级，所述多个运算级的其中之一包含：一乘法数字模拟转换器，依据不重叠的一第一时脉及一第二时脉交替操作于一放大阶段及一取样阶段，并且在该放大阶段依据一目标电压对一输入信号进行减法及乘法运算，该目标电压是由一数字码决定；以及一子模拟数字转换器，耦接该乘法数字模拟转换器，包含：多个比较器，用来将该输入信号与多个预设电压做比较，以产生多个比较结果；一判断电路，耦接所述多个比较器，依据所述多个比较结果于该第一时脉及该第二时脉的一非重叠区间产生多个比较完成信号，所述多个比较完成信号分别指示所述多个比较器是否已完成比较；以及一编码电路，耦接所述多个比较器及该判断电路，依据所述多个比较结果及所述多个比较完成信号决定该数字码。2.如权利要求1所述的流水线模拟数字转换器，其中该乘法数字模拟转换器包含一电容，该电容的一端是于该取样阶段耦接该输入信号，并且于该非重叠区间耦接该目标电压。3.一种流水线模拟数字转换器，包含多个运算级，所述多个运算级的其中之一包含：一子模拟数字转换器，将一输入信号转换成一数字码，并产生多个比较完成信号，所述多个比较完成信号的一部分或全部指示该数字码的一位元是否已决定；一乘法数字模拟转换器，耦接该子模拟数字转换器，依据不重叠的一第一时脉及一第二时脉交替操作于一放大阶段及一取样阶段，包含：一运算放大器；以及一电容，具有一第一端及一第二端，该第一端耦接该运算放大器，该第二端于该取样阶段耦接该输入信号，并且该第二端于该第一时脉及该第二时脉的一非重叠区间依据所述多个比较完成信号的至少其中一个耦接至对应该位元的一目标电压。4.如权利要求3所述的流水线模拟数字转换器，...

【专利技术属性】
技术研发人员：陈志龙，李纪颖，锺国圣，黄诗雄，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾,71