一种具有抗辐照功能的寄存器制造技术

本发明专利技术公开了一种具有抗辐照功能的寄存器，本发明专利技术针对现有的抗辐照功能的寄存器单元不能同时抑制SET效应和SEU效应的问题而提出。本发明专利技术的寄存器包括：一个延迟单元、一个反相器、一个保护门电路、第一锁存器单元和第二锁存器单元。本发明专利技术的具有抗辐照功能的寄存器通过锁存器单元结构达到抑制SEU效应的作用，该锁存器单元内部存在自保护的环路，当一个节点受攻击时，不会导致逻辑状态翻转；通过延迟单元和保护门电路滤波实现抑制SET效应，从而可以同时抑制SET效应和SEU效应，可以应用于非常苛刻的空间环境。

【技术实现步骤摘要】
一种具有抗辐照功能的寄存器
本专利技术属于微电子集成电路设计领域，如航空电子中的抗辐照加固技术，特别涉及航空专用集成电路基本电路单元的设计。
技术介绍
太空中的高能离子包括重粒子、质子、α粒子、中子等，它们能导致半导体器件发生单粒子效应，严重影响到航天器的可靠性和寿命。单粒子效应是指辐射中的高能带电离子在穿过电子器件敏感区时，能量沉积，产生大量的电子-空穴对，并在漂移过程中分别被 N区和P区所收集，从而产生瞬时脉冲，使器件敏感节点的逻辑状态受到影响的现象。其中， 造成器件节点产生电平错误翻转的单粒子效应(single event effect, SEE)称为软错误。单粒子效应是诱发航天设备发生异常的主要辐射效应之一，随着电子设备集成度的不断提高和特征尺寸的不断缩小，供给电压越来越低，临界电荷越来越小，导致单粒子效应也越来越容易发生。如何解决航空电子器件中的单粒子翻转问题，成为现在航空电子器件设计中一个关键问题。按照瞬时脉冲的产生位置以及影响，单粒子效应可分为很多种，在集成电路中发生频率最高的是单粒子瞬时脉冲效应(single event transient, SET)和单粒子翻转效应 (single event upset, SEU)。瞬时脉冲在组合逻辑路径上产生并被传播，称为SET，SET导致的错误逻辑状态被锁存器存储，发生电平翻转，称为SEU，直接发生在存储器件内部的错误逻辑状态翻转也称为SEU。对于SEU和SET效应的抑制，一般采用三模冗余(Triple Modular Redundancy, TMR)来实现。三模冗余有很高的抗单粒子翻转的性能，但是三模冗余会引起很大面积和延迟开销。作为抗辐照功能的寄存器单元，双互锁单元(Dual Interlocked Storage Cell, DICE)被提出。但是双互锁单元没有办法抑制SET效应，而且随着工艺的进步，双互锁单元的抗SEU性能减弱，无法满足非常苛刻的空间环境要求。
技术实现思路
本专利技术的目的是为了解决现有的抗辐照功能的寄存器单元不能同时抑制SET效应和SEU效应的问题，提出了一种具有抗辐照功能的寄存器。本专利技术的技术方案是一种具有抗辐照功能的寄存器，包括一个延迟单元、一个反相器、一个保护门电路、第一锁存器单元和第二锁存器单元，其中，所述寄存器具有两个输入端口和两个输出端口，两个输入端口依次为时钟输入端和数据输入端，第一锁存器单元的时钟输入端与反相器的输入端相连接，作为所述寄存器的时钟输入端；保护门电路的第一输入端和延迟单元的输入端相连接，作为所述寄存器的数据输入端；所述延迟单元的输出端与保护门电路的第二输入端相连，所述保护门电路的输出端与第一锁存器单元的第一输入端、第二输入端相连，所述第一锁存器单元的第一输出端、第二输出端分别与第二锁存器单元的第一输入端、第二输入端相连，第二锁存器单元的时钟输入端与反相器的输出端相连接，第二锁存器单元的两个输出端分别作为所述寄存器的两个输出端口。进一步的，所述延迟单元包括第一反相器、第二反相器和第一三输入与非门、第二三输入与非门，其中，第一反相器的输入端作为所述延迟单元的输入端，第一反相器的输出端连接第一三输入与非门的输入端，第一三输入与非门的输出端连接第二三输入与非门的输入端，第二三输入与非门的输出端接第二反相器的输入端，第二反相器的输出端即为所述延迟单元的输出端。进一步的，所述保护门电路包括第一 NMOS管、第二 NMOS管、第一 PMOS管和第二 PMOS管，具体连接方式为第一 PMOS管的源极接外部电源，栅极与第二 NMOS管的栅极相连，作为所述保护门电路的第一输入端，漏极接第二 PMOS管的源极；第二 PMOS管的栅极与第一 NMOS管的栅极相连，作为所述保护门电路的第二输入端；第二 PMOS管的漏极与第一 NMOS管的漏极相连，作为所述保护门电路的输出端；第一 NMOS管的源极与第二 NMOS管的漏极相连，第二 NMOS管的源极接地。进一步的，所述锁存器单元包括十个匪OS管m3、m4、m5、m6、m9、mio、mil、ml2、 ml3、ml4，和四个PMOS管ml、m2、m7、m8，具体连接方式为:PM0S管ml的源极接外部电源， 栅极接NMOS管m3的栅极，漏极作为所述锁存器单元的第一输出端；PMOS管m2的源极接外部电源，栅极接NMOS管m4的栅极，漏极作为所述锁存器单元的第二输出端；NMOS管m3的源极接NMOS管m5的漏极，栅极接PMOS管m7的漏极，漏极接PMOS管ml的漏极；NMOS管m4 的源极接NMOS管m6的漏极，栅极接PMOS管m8的漏极，漏极接PMOS管m2的漏极；NMOS管 m5的源极接地，栅极接NMOS管m4的栅极，漏极接NMOS管m3的源极；NMOS管m6的源极接地，栅极接NMOS管m3的栅极，漏极接NMOS管m4的源极；PMOS管m7的源极接外部电源，栅极接NMOS管m9的栅极，漏极接NMOS管m3的栅极；PMOS管m8的源极接外部电源，栅极接 NMOS管mlO的栅极，漏极接NMOS管m4的栅极；NMOS管m9的源极接NMOS管ml 1的漏极，栅极接NMOS管ml2的栅极，漏极接PMOS管m7的漏极；NMOS管mlO的源极接NMOS管ml2的漏极，栅极接NMOS管mil的栅极，漏极接PMOS管m8的漏极；NMOS管mil的源极接地，栅极接PMOS管ml的漏极，漏极接NMOS管m9的源极；NMOS管ml2的源极接地，栅极接PMOS管 m2的漏极，漏极接NMOS管mlO的源极，NMOS管ml3的源极作为所述锁存器单元的第一输入端，栅极与NMOS管ml4的栅极相连接作为所述锁存器单元的时钟输入端，漏极接PMOS管m7 的漏极；NMOS管ml4的源极接PMOS管m8的漏极，漏极作为所述锁存器单元的第二输入端。本专利技术的有益效果本专利技术的具有抗辐照功能的寄存器通过专利技术提出的锁存器单元结构达到抑制SEU效应的作用，该锁存器单元内部存在自保护的环路，当一个节点受攻击时，不会导致逻辑状态翻转；通过延迟单元和保护门电路滤波实现抑制SET效应，从而使得本专利技术的寄存器可以同时抑制SET效应和SEU效应，能够应用于非常苛刻的空间环境。附图说明图1为本专利技术的具有抗辐照功能的寄存器的结构示意图。图2为本专利技术实施例的延迟单元结构示意图。图3为本专利技术实施例的保护门电路结构示意图。图4为本专利技术实施例的锁存器电路构示意图。具体实施方式下面结合附图和具体的实施方式对本专利技术作进一步的阐述。本专利技术的具有抗辐照功能的寄存器的结构示意图如图1所示，包括一个延迟单元1、一个保护门电路2、一个反相器3、第一锁存器单元4和第二锁存器单元5，其中，所述寄存器具有两个输入端口和两个输出端口，两个输入端口依次为时钟输入端CLK和数据输入端D，第一锁存器单元4的时钟输入端与反相器3的输入端相连接，作为所述寄存器的时钟输入端CLK ；保护门电路2的第一输入端和延迟单元1的输入端相连接，作为寄存器的数据输入端D ；所述延迟单元1的输出端与保护门电路2的第二输入端相连，所述保护门电路 2的输出端与第一锁存器单元4的第一输入端、第二输入端相连，所述第一锁存器单元4的第一输出端、第二输出端分别与第二锁存器单元5的第一输入端、第二输入端本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：李磊，周婉婷，刘辉华，饶全林，高园林，戴然，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：