栅极驱动电路及其驱动方法、显示装置制造方法及图纸

本公开提供了一种栅极驱动电路及其驱动方法、显示装置。该栅极驱动电路包括：若干个扫描输出端；串行数据接口；与所述串行数据接口相连的串并转换电路，用于通过所述串行数据接口接收串行的数据帧，并将其转换为并行的数据帧；与所述串并转换电路相连的锁存器电路，用于在任一所述数据帧接收完成时将所述并行的数据帧存储并输出；分别与所述锁存器电路和每个所述扫描输出端相连的译码器电路，用于在接收到所述锁存器电路输出的数据帧时，在与所述数据帧对应的扫描输出端处输出扫描信号。本公开可以使能制作在阵列基板上得栅极驱动电路具备能够灵活选择像素行进行数据刷新的功能。

【技术实现步骤摘要】
栅极驱动电路及其驱动方法、显示装置
本公开涉及显示领域，特别涉及一种栅极驱动电路及其驱动方法、显示装置。
技术介绍
阵列基板行驱动(GatedriverOnArray，GOA)技术相较于传统技术而言，不仅能省去承载栅极驱动芯片的电路板、实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。但是，相关设计中的GOA电路只能够实现所有像素行或者特定部分像素行的逐行数据刷新，无法灵活选择像素行进行数据刷新。
技术实现思路
本公开提供一种栅极驱动电路及其驱动方法、显示装置，可以使能制作在阵列基板上得栅极驱动电路具备能够灵活选择像素行进行数据刷新的功能。第一方面，本公开提供了一种栅极驱动电路，所述栅极驱动电路包括：若干个扫描输出端；串行数据接口；与所述串行数据接口相连的串并转换电路，用于通过所述串行数据接口接收串行的数据帧，并将其转换为并行的数据帧；与所述串并转换电路相连的锁存器电路，用于在任一所述数据帧接收完成时将所述并行的数据帧存储并输出；以及，分别与所述锁存器电路和每个所述扫描输出端相连的译码器电路，用于在接收到所述锁存器电路输出的数据帧时，在与所述数据帧对应的扫描输出端处输出扫描信号。在一个可能的实现方式中，所述数据帧包括地址数据和模式数据，所述译码器电路用于在接收到所述锁存器电路输出的数据帧时：根据所述数据帧中的模式数据确定当前的工作模式；在当前的工作模式为一般模式时，在与所述数据帧中的地址数据相对应的扫描输出端处输出扫描信号。在一个可能的实现方式中，所述数据帧包括地址数据和模式数据，所述译码器电路用于在接收到所述锁存器电路输出的数据帧时：根据所述数据帧中的模式数据确定当前的工作模式；在当前的工作模式为全开模式时，在所述若干个扫描输出端处同时输出栅极有效电平电压；和/或，在当前的工作模式为全关模式时，在所述若干个扫描输出端处同时输出栅极无效电平电压；其中，所述栅极有效电平电压和所述栅极无效电平电压分别是栅极高电平电压VGH和栅极低电平电压VGL中的一个。在一个可能的实现方式中，所述串行数据接口包括均与所述串并转换电路相连的串行数据线和串行时钟信号线，所述串并转换电路用于在每次所述串行时钟信号线上的电信号满足触发条件时读取所述串行数据线上的一位数据。在一个可能的实现方式中，所述串并转换电路包括至少两级D触发器，所述至少两级D触发器的触发输入端均与所述串行时钟信号线相连，每级所述D触发器输出所述并行的数据帧的一位数据，第一级所述D触发器的输入端与所述串行数据线相连，除第一级以外的任意一级所述D触发器的输入端与上一级所述D触发器的输出端相连。在一个可能的实现方式中，所述串行数据接口还包括与所述锁存器电路相连的接收使能信号线，所述锁存器电路用于在所述接收使能信号线上由有效电平转为无效电平时将并行的数据帧输出。在一个可能的实现方式中，所述锁存器电路包括至少两个边沿D触发器，所述至少两个边沿D触发器的触发输入端均与所述接收使能信号线相连，每个所述边沿D触发器的输入端接收所述并行的数据帧的一位数据，每个所述边沿D触发器的输出端输出所述并行的数据帧的一位数据。在一个可能的实现方式中，所述串口数据接口为串行外设接口SPI的串行总线接口，所述数据帧包括地址数据和模式数据，所述译码器电路包括地址译码器、模式译码器和若干个电平转换器；其中，所述地址译码器以二四译码器为最小组成单元，用于在接收到所述锁存器电路输出的数据帧中的所述地址数据时，向与所述数据帧中的地址数据相对应的电平转换器输出触发信号；每个所述电平转换器与一个所述扫描输出端相连，用于在接收到所述地址译码器输出的所述触发信号时，在所连接的扫描输出端处输出扫描信号；所述模式译码器用于在接收到所述锁存器电路输出的数据帧中的所述模式数据且所述模式数据所对应的工作模式为全开模式时，将所述若干个扫描输出端导通至栅极有效电平电压；所述模式译码器用于在接收到所述锁存器电路输出的数据帧中的所述模式数据且所述模式数据所对应的工作模式为全关模式时，将所述若干个扫描输出端导通至栅极无效电平电压；其中，所述栅极有效电平电压和所述栅极无效电平电压分别是栅极高电平电压VGH和栅极低电平电压VGL中的一个。第二方面，本公开还提供了一种显示装置，所述显示装置包括至少一个上述任意一种的栅极驱动电路。第三方面，本公开还提供了一种上述任意一种的栅极驱动电路的驱动方法，所述驱动方法包括：在接收到第一帧的显示数据时，依次将包括每一所述扫描输出端的地址数据的数据帧发送至所述栅极驱动电路；在接收到第一帧之后的任一帧的显示数据时，通过比较当前帧的显示数据与上一帧的显示数据确定刷新扫描输出端，并分别在与每个所述刷新扫描输出端对应的时刻将包括该刷新扫描输出端的地址数据的数据帧发送至所述栅极驱动电路；其中，所述刷新扫描输出端是在将上一帧的显示数据所对应的显示画面刷新为当前帧的显示数据所对应的显示画面时，所述若干个扫描输出端中需要输出扫描信号的扫描输出端。由上述技术方案可知，基于串行数据接口以及均能够在阵列基板上以逻辑电路形式实现的、串并转换电路、锁存器电路和译码器电路，本公开能够通过串行数据接口接收数据帧，并按照数据帧选择对应的扫描输出端进行扫描信号的输出，因而可以使能制作在阵列基板上得栅极驱动电路具备能够灵活选择像素行进行数据刷新的功能，还可以利用串行通信减少电路接口数量，有助于简化相关产品的内部构造，并提升相关产品的通用性和续航能力。附图说明为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，这些附图的合理变型也都涵盖在本公开的保护范围中。图1是本公开一个实施例提供的栅极驱动电路的结构框图；图2是本公开一个实施例提供的栅极驱动电路的电路结构图；图3是本公开一个实施例提供的栅极驱动电路的电路时序图；图4是本公开一个实施例提供的栅极驱动电路中的地址译码器的结构框图；图5是本公开一个实施例提供的一种二四译码器的电路结构图；图6是本公开一个实施例中一种栅极驱动电路的驱动方法的流程示意图；图7是本公开一个实施例中一种串行数据接口的数据发送状态变化图。具体实施方式为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，且该连接可以是直接的或间接的。图1是本公开一个实施例提供的栅极驱动电路的结构框图。参见图1，该栅极驱动电路包括：若干个扫描输本文档来自技高网...

【技术保护点】
1.一种栅极驱动电路，其特征在于，包括：若干个扫描输出端；串行数据接口；与所述串行数据接口相连的串并转换电路，用于通过所述串行数据接口接收串行的数据帧，并将其转换为并行的数据帧；与所述串并转换电路相连的锁存器电路，用于在任一所述数据帧接收完成时将所述并行的数据帧存储并输出；以及，分别与所述锁存器电路和每个所述扫描输出端相连的译码器电路，用于在接收到所述锁存器电路输出的数据帧时，在与所述数据帧对应的扫描输出端处输出扫描信号。

【技术特征摘要】
1.一种栅极驱动电路，其特征在于，包括：若干个扫描输出端；串行数据接口；与所述串行数据接口相连的串并转换电路，用于通过所述串行数据接口接收串行的数据帧，并将其转换为并行的数据帧；与所述串并转换电路相连的锁存器电路，用于在任一所述数据帧接收完成时将所述并行的数据帧存储并输出；以及，分别与所述锁存器电路和每个所述扫描输出端相连的译码器电路，用于在接收到所述锁存器电路输出的数据帧时，在与所述数据帧对应的扫描输出端处输出扫描信号。2.根据权利要求1所述的栅极驱动电路，其特征在于，所述数据帧包括地址数据和模式数据，所述译码器电路用于在接收到所述锁存器电路输出的数据帧时：根据所述数据帧中的模式数据确定当前的工作模式；在当前的工作模式为一般模式时，在与所述数据帧中的地址数据相对应的扫描输出端处输出扫描信号。3.根据权利要求1所述的栅极驱动电路，其特征在于，所述数据帧包括地址数据和模式数据，所述译码器电路用于在接收到所述锁存器电路输出的数据帧时：根据所述数据帧中的模式数据确定当前的工作模式；在当前的工作模式为全开模式时，在所述若干个扫描输出端处同时输出栅极有效电平电压；和/或，在当前的工作模式为全关模式时，在所述若干个扫描输出端处同时输出栅极无效电平电压；其中，所述栅极有效电平电压和所述栅极无效电平电压分别是栅极高电平电压VGH和栅极低电平电压VGL中的一个。4.根据权利要求1所述的栅极驱动电路，其特征在于，所述串行数据接口包括均与所述串并转换电路相连的串行数据线和串行时钟信号线，所述串并转换电路用于在每次所述串行时钟信号线上的电信号满足触发条件时读取所述串行数据线上的一位数据。5.根据权利要求1所述的栅极驱动电路，其特征在于，所述串并转换电路包括至少两级D触发器，所述至少两级D触发器的触发输入端均与所述串行时钟信号线相连，每级所述D触发器输出所述并行的数据帧的一位数据，第一级所述D触发器的输入端与所述串行数据线相连，除第一级以外的任意一级所述D触发器的输入端与上一级所述D触发器的输出端相连。6.根据权利要求1所述的栅极驱动电路，其特征在于，所述串行数据接口还包括与所述锁存器电路相连的接收使能信号线，所述锁存器电路用于在所述接收使能信号线上由有效...

【专利技术属性】
技术研发人员：陆政华，何宗泽，李硕，陈宇轩，陈秀云，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方光电科技有限公司，
类型：发明
国别省市：北京,11