具有晶闸管的存储器电路制造技术

本发明专利技术公开了一种具有晶闸管的存储器电路包含多个存储单元。所述多个存储单元中的每一存储单元包含一存取晶体管和一晶闸管。所述晶闸管是耦接所述存取晶体管。所述存取晶体管的栅极和所述晶闸管的栅极的其中至少一具有一鳍式结构。因此，因为所述存取晶体管的栅极和所述晶闸管的栅极的其中至少一具有所述鳍式结构，所以相较于现有技术，本发明专利技术可以很容易地微缩所述存储器电路以进入一高端半导体工艺。

【技术实现步骤摘要】
具有晶闸管的存储器电路
本专利技术涉及一种具有晶闸管的存储器电路，尤其涉及一种具有鳍式结构的具有晶闸管的存储器电路。
技术介绍
虽然具有晶闸管的存储器电路具有高开启电流(高写入速度)和低关闭电流(低待机电流)，但因为所述晶闸管具有一堆栈式结构，所以所述存储器电路的良率普遍不高。为了解决所述存储器电路的良率不高的问题，现有技术公开了一种平面式晶闸管的结构，但却面临工艺微缩不易的情况，导致所述平面式晶闸管的结构无法进入高端半导体工艺。因此，如何使所述平面式晶闸管的结构进入所述高端半导体工艺成为所述存储器电路的设计者的一项重要课题。
技术实现思路
本专利技术的一实施例公开一种具有晶闸管(Thyristor)的存储器电路。所述存储器电路包含多个存储单元。所述多个存储单元中的每一存储单元包含一存取晶体管和一晶闸管。所述晶闸管是耦接所述存取晶体管。所述存取晶体管的栅极和所述晶闸管的栅极的其中至少一具有一鳍式(fin)结构。本专利技术的另一实施例公开一种具有晶闸管的存储器电路。所述存储器电路所包含一绝缘体上的硅结构层以及多个存储单元。所述多个存储单元形成于所述绝缘体上的硅结构之上，其中每一存储单元包含一存取晶体管和一晶闸管。所述存取晶体管是由一第一条状半导体材料和所述存取晶体管的栅极所组成，其中所述第一条状半导体材料形成于所述绝缘体上的硅结构层上的一第一方向，以及所述存取晶体管的栅极形成于所述绝缘体上的硅结构层上的一第二方向且覆盖所述第一条状半导体材料。所述晶闸管是由一第二条状半导体材料和所述晶闸管的栅极所组成，其中所述第二条状半导体材料形成于所述绝缘体上的硅结构层上的第一方向，以及所述晶闸管的栅极形成于所述第二方向且覆盖所述第二条状半导体材料。所述存取晶体管的栅极围绕所述第一条状半导体材料的至少三面，或所述晶闸管的栅极围绕所述第二条状半导体材料的至少三面。本专利技术公开一种具有晶闸管的存储器电路。在所述存储器电路中，因为所述存储器电路内的存取晶体管的栅极和所述存储器电路内的晶闸管的栅极的其中至少一具有鳍式结构，所以相较于现有技术，本专利技术可以很容易地微缩所述存储器电路以进入一高端半导体工艺。另外，因为所述存取晶体管的栅极和所述晶闸管的栅极的其中至少一具有鳍式结构，所以本专利技术可使所述存取晶体管和所述晶闸管开启时具有较大的导通电流，且因为所述存取晶体管的栅极和所述晶闸管的栅极具有良好的控制效率以及所述存取晶体管和所述晶闸管是形成在所述绝缘体上的硅结构层上，所以本专利技术可使所述存取晶体管和所述晶闸管关闭时具有较小的漏电流。附图说明图1是本专利技术的一实施例所公开的一种具有晶闸管(Thyristor)的存储器电路的示意图。图2是说明存储器电路的结构示意图。图3A-3E是说明存取晶体管的栅极的鳍式结构的示意图。其中，附图标记说明如下：100存储器电路102基底103存储单元104绝缘层105条状半导体材料106、206栅极108第一方向110第二方向112第一N型掺杂区114第二N型掺杂区116第一渠道区118第一氧化层120电介质区122、302转角区214第二渠道区216第三N型掺杂区218P型掺杂区220第二氧化层BL位线VREF参考电压WL1第一字线WL2第二字线W宽度具体实施方式请参照图1，图1是本专利技术的一实施例所公开的一种具有晶闸管(Thyristor)的存储器电路100的示意图，其中存储器电路100包含多个存储单元。另外，图1仅显示所述多个存储单元中的一存储单元103，以及存储器电路100内耦接于存储单元103的一第一字线WL1、一第二字线WL2和一位线BL。如图1所示，存储单元103包含一存取晶体管1032和一晶闸管1034，其中晶闸管1034用以储存数据，而存取晶体管1032用以对晶闸管1034进行存取。另外，当第一字线WL1以及第二字线WL2启用时，晶闸管1034可被写入逻辑“1”，第一字线WL1、第二字线WL2以及位线BL启用时，晶闸管1034可被写入逻辑“0”，第一字线WL1以及位线BL启用时，位线BL可通过存取晶体管1032从晶闸管1034读取逻辑“1”，以及仅有第一字线WL1启用时，位线BL可通过存取晶体管1032从晶闸管1034读取逻辑“0”。另外，晶闸管1034和存取晶体管1032的其余操作原理是本
的技术人员所公知的常识，所以在此不再赘述。请参照图2，图2是说明存储器电路100的结构示意图。如图2所示，一条状半导体材料105形成于一绝缘体上的硅(silicon-on-insulator,SOI)结构层上的一第一方向108，以及存取晶体管1032的栅极106形成于所述绝缘体上的硅结构层上的一第二方向110且覆盖条状半导体材料105，其中第一方向108和第二方向110不平行(例如第一方向108可垂直于第二方向110，或第一方向108和第二方向110可交错)。如图2所示，晶闸管1034的栅极206也形成于所述绝缘体上的硅结构层上的第二方向110且也覆盖条状半导体材料105。另外，在本专利技术的另一实施例中，存取晶体管1032由一第一条状半导体材料和栅极106所组成，其中所述第一条状半导体材料形成于所述绝缘体上的硅结构层上的第一方向108，以及栅极106形成于所述绝缘体上的硅结构层上的第二方向110且覆盖所述第一条状半导体材料；晶闸管1034由一第二条状半导体材料和栅极206所组成，其中所述第二条状半导体材料形成于所述绝缘体上的硅结构层上的第一方向108，以及栅极206形成于第二方向110且覆盖所述第二条状半导体材料，其中所述第一条状半导体材料和所述第二条状半导体材料是同一半导体材料的不同部分。但在本专利技术的另一实施例中，所述第一条状半导体材料的一端电连接所述第二条状半导体的一端。例如所述第一条状半导体材料的一端通过一接触(contactorvia)电连接所述第二条状半导体的一端。如图2所示，栅极106和栅极206将条状半导体材料105分成一第一N型掺杂区112、一第一渠道区116、一第二N型掺杂区114、一第二渠道区214和一第三N型掺杂区216，其中第一N型掺杂区112是存取晶体管1032的漏极以及第二N型掺杂区114是存取晶体管1032的源极，也就是说第一N型掺杂区112(存取晶体管1032的漏极)、第二N型掺杂区114(存取晶体管1032的源极)和栅极106组成存取晶体管1032。如图2所示，第二N型掺杂区114另做为晶闸管1034的阴极端，以及条状半导体材料105另包含的一P型掺杂区218耦接于第三N型掺杂区216，其中P型掺杂区218做为晶闸管1034的阳极端，以及晶闸管1034的阳极端用以接收一参考电压VREF。也就是说第二N型掺杂区114、第二渠道区214、第三N型掺杂区216、P型掺杂区218和栅极206组成晶闸管1034。另外，如图2所示，第一字线WL1电连接于存取晶体管1032的栅极106，第二字线WL2电连接于晶闸管1034的栅极206，以及位线BL电连接于第一N型掺杂区112。另外，如图2所示，存取晶体管1032和晶闸管1034是形成在所述绝缘体上的硅结构层上，其中所述绝缘体上的硅结构层包含一基底102和一绝缘层104，且绝缘层104形成于基底102之上，用以防止存取晶体管1032和晶本文档来自技高网...

【技术保护点】
1.一种具有晶闸管的存储器电路，包含：多个存储单元，其中每一存储单元包含：一存取晶体管；及一晶闸管，耦接所述存取晶体管；其特征在于还包含：所述存取晶体管的栅极和所述晶闸管的栅极的其中至少一具有一鳍式结构。

【技术特征摘要】
2016.12.13 US 62/433,7381.一种具有晶闸管的存储器电路，包含：多个存储单元，其中每一存储单元包含：一存取晶体管；及一晶闸管，耦接所述存取晶体管；其特征在于还包含：所述存取晶体管的栅极和所述晶闸管的栅极的其中至少一具有一鳍式结构。2.如权利要求1所述的存储器电路，其特征在于：所述存取晶体管用以存取所述晶闸管所储存的数据。3.如权利要求1所述的存储器电路，其特征在于：所述存取晶体管和所述晶闸管是形成在一绝缘体上的硅结构层上。4.如权利要求3所述的存储器电路，其特征在于：所述存取晶体管是由一条状半导体材料和所述存取晶体管的栅极所组成，所述条状半导体材料形成于所述绝缘体上的硅结构层上的一第一方向，以及所述存取晶体管的栅极形成于所述绝缘体上的硅结构层上的一第二方向且覆盖所述条状半导体材料。5.如权利要求4所述的存储器电路，其特征在于：所述第一方向与所述第二方向不平行。6.如权利要求4所述的存储器电路，其特征在于：所述条状半导体材料是一P型硅材料。7.如权利要求4所述的存储器电路，其特征在于：所述存取晶体管的栅极围绕所述条状半导体材料的至少三面，或所述晶闸管的栅极围绕所述条状半导体材料的至少三面。8.如权利要求4所述的存储器电路，其特征在于：所述晶闸管是由所述条状半导体材料和所述晶闸管的栅极所组成，以及所述晶闸管的栅极形成于所述第二方向且覆盖所述条状半导体材料。9.如权利要求4所述的存储器电路，其特征在于：所述存取晶体管的栅极和所述晶闸管的栅极将所述条状半导体材料分成一第一N型掺杂区、一第一渠道区、一第二N型掺杂区、一第二渠道区和一第三N型掺杂区，其中所述条状半导体材料另包含一P型掺杂区耦接于所述第三N型掺杂区。10.如权利要求9所述的存储器电路，其特征在于：一位线电连接于所述第一N型掺杂区，一第一字线电连接于所述存取晶体管的栅极，以及一第二字线电连接于所述晶闸管的栅极，其中所述P型掺杂区接收一参考电压。11.如权利要求3所述的存储器电路，其特征在于：所述绝缘体上的硅结构层包含...

【专利技术属性】
技术研发人员：黄立平，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：中国台湾,71