具有掩埋栅结构的半导体器件及其制造方法技术

一种用于制造半导体器件的方法包括：在半导体衬底中形成栅沟槽；在栅沟槽的底表面和侧壁之上形成栅电介质层；在栅电介质层之上形成第一功函数层；掺杂功函数调整元素以形成与栅沟槽的侧壁重叠的第二功函数层；形成部分填充栅沟槽的栅导电层；以及在栅沟槽的两侧上、半导体衬底的内部形成掺杂区。

Semiconductor device with buried gate structure and manufacturing method thereof

A method for making semiconductor devices consists of forming a gate groove in a semiconductor substrate, forming a gate dielectric layer on the bottom surface and side wall of the gate groove, forming a first function layer on the gate dielectric layer, and adjusting the element to form a second work function layer that overlaps the side wall of the gate groove; A gate conductive layer partially filled with gate grooves, and a doped region on the two sides of the grid groove and inside the semiconductor substrate.

【技术实现步骤摘要】
具有掩埋栅结构的半导体器件及其制造方法相关申请的交叉引用本申请要求于2016年12月16日提交的申请号为10-2016-0172646的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及具有掩埋栅结构的半导体器件、用于制造该半导体器件的方法以及包括该半导体器件的存储器单元。
技术介绍
金属栅电极用于高性能晶体管。具体地，为了掩埋栅型晶体管的高性能操作，需要控制阈值电压。此外，栅致漏极泄漏(GIDL)特性可能影响掩埋栅型晶体管的性能。
技术实现思路
本专利技术的实施例涉及一种能够改变阈值电压的掩埋栅结构以及制造所述掩埋栅结构的方法。本专利技术的实施例涉及一种用于减少栅致漏极泄漏(GIDL)的半导体器件以及制造所述半导体器件的方法。本专利技术的实施例涉及一种呈现出改善的刷新特性的存储器单元。根据本专利技术的一个实施例，一种用于制造半导体器件的方法包括：在半导体衬底中形成栅沟槽；在栅沟槽的底表面和侧壁之上形成栅电介质层；在栅电介质层之上形成第一功函数层；将功函数调整元素掺杂到第一功函数层的一部分中，以形成第二功函数层；形成部分填充栅沟槽的栅导电层；以及在栅沟槽的两侧上、半导体衬底的内部形成掺杂区。第二功函数层可以被形成为与栅沟槽的侧壁重叠。第二功函数层可以具有比第一功函数层低的功函数。功函数调整元素的掺杂可以经由倾斜注入工艺以相对于栅沟槽的侧壁倾斜的角度来执行。第一功函数层可以包括氮化钛。功函数调整元素可以包括碳、氢或它们的组合。栅导电层可以包括钨或氮化钛。掺杂区可以具有与第二功函数层部分重叠的深度。在形成部分填充栅沟槽的栅导电层之后，所述方法还可以包括：在栅导电层之上形成阻挡层；在所述阻挡层之上形成掺杂有N型杂质的多晶硅层；以及在多晶硅层之上形成覆盖层，其中，多晶硅层与掺杂区重叠。第二功函数层可以具有比第一功函数层高的功函数。第二功函数层可以被形成为与栅沟槽的底表面重叠。可以经由垂直注入工艺，在相对于栅沟槽的底表面的垂直方向上执行功函数调整元素的掺杂。功函数调整元素可以包括氧、氮、铝或它们的组合。所述掺杂区可以具有与设置在栅沟槽的侧壁上的第一功函数层的未掺杂部分部分重叠的深度。根据本专利技术的另一个实施例，一种用于制造半导体器件的方法包括：在半导体衬底中形成栅沟槽；形成内衬栅沟槽的表面的栅电介质层；在栅电介质层之上形成第一功函数层；将第一功函数调整元素掺杂到所述第一功函数层的一部分中，以形成与栅沟槽的侧壁重叠的第二功函数层；将第二功函数调整元素掺杂到第一功函数层的未掺杂部分中，以形成与栅沟槽的底表面重叠的第三功函数层；在第三功函数层和第二功函数层之上形成部分填充栅沟槽的栅导电层；以及在栅沟槽的两侧上、半导体衬底的内部形成掺杂区。第三功函数层具有比第二功函数层高的功函数。第一功函数层可以包括氮化钛。第一功函数调整元素可以包括碳、氢或它们的组合。第二功函数调整元素可以包括氧、氮、铝或它们的组合。在形成部分填充栅沟槽的栅导电层之后，所述方法还可以包括：在栅导电层和第二功函数层之上形成阻挡层；在阻挡层之上形成掺杂有N型杂质的多晶硅层；以及在多晶硅层之上形成覆盖层，其中，多晶硅层与掺杂区重叠。根据本专利技术的又一个实施例，一种半导体器件包括：栅沟槽，其延伸到半导体衬底中，并且可以包括底沟道和侧沟道；第一功函数层，其覆盖栅沟槽的最下部分，以与底沟道重叠；第二功函数层，其从第一功函数层延续并与侧沟道重叠；栅导电层，其覆盖所述第一功函数层和所述第二功函数层，并且填充栅沟槽；以及掺杂区，它们通过栅沟槽彼此隔离，并且与侧沟道的上部接触。第二功函数层可以与侧沟道完全重叠。第一功函数层可以与底沟道完全重叠。第二功函数层可以包括可以掺杂有第一功函数调整元素的材料，而第一功函数层可以包括未掺杂有所述第一功函数调整元素的材料，并且第一功函数调整元素包括碳、氢或它们的组合。第一功函数层可以包括掺杂有第二功函数调整元素的材料，而第二功函数层可以包括未掺杂有第二功函数调整元素的材料，并且第二功函数调整元素可以包括氧、氮、铝或它们的组合。第二功函数层可以包括掺杂有第一功函数调整元素的材料，而第一功函数层可以包括掺杂有第二功函数调整元素的材料，并且第一功函数调整元素包括碳、氢或它们的组合，并且第二功函数调整元素包括氧、氮、铝或它们的组合。第二功函数层可以包括：碳掺杂的氮化钛、氢掺杂的氮化钛或它们的组合。第一功函数层可以包括：氧掺杂的氮化钛、氮掺杂的氮化钛、铝掺杂的氮化钛或它们的组合。半导体器件还可以包括：阻挡层，其在栅导电层之上；多晶硅层，其在阻挡层之上掺杂有N型杂质；以及覆盖层，其在多晶硅层之上，其中，多晶硅层与掺杂区重叠。第二功函数层可以包括掺杂有第一功函数调整元素的氮化钛，而第一功函数层可以包括未掺杂有第一功函数调整元素的氮化钛，并且栅导电层可以包括可以未掺杂有第一功函数调整元素的钨或氮化钛。第一功函数层可以包括掺杂有第二功函数调整元素的氮化钛，而第二功函数层可以包括未掺杂第二功函数调整元素的氮化钛，并且栅导电层可以包括可以未掺杂第二功函数调整元素的钨或氮化钛。第二功函数层可以包括可以掺杂有第一功函数调整元素的氮化钛，而第一功函数层可以包括可以掺杂有第二功函数调整元素的氮化钛，并且栅导电层可以包括可以未掺杂有第一功函数调整元素和第二功函数调整元素的钨或氮化钛。附图说明图1A示出了根据本专利技术的一个实施例的半导体器件。图1B是图1A的半导体器件沿着线A-A’截取的截面图。图1C是图1A的半导体器件沿着线B-B’截取的截面图。图2A示出了根据本专利技术的一个实施例的半导体器件。图2B是图2A的半导体器件沿着线A-A’截取的截面图。图2C是图2A的半导体器件沿着线B-B’截取的截面图。图3A是根据本专利技术的一个实施例的半导体器件的截面图。图3B是根据本专利技术的一个实施例的示例性半导体器件的截面图。图4A是根据本专利技术的一个实施例的示例性半导体器件的截面图。图4B是根据本专利技术的一个实施例的示例性半导体器件的截面图。图5A是根据本专利技术的一个实施例的示例性半导体器件的截面图。图5B是根据本专利技术的一个实施例的示例性半导体器件的截面图。图6A是根据本专利技术的一个实施例的示例性半导体器件的截面图。图6B是根据本专利技术的一个实施例的示例性半导体器件的截面图。图7A是根据本专利技术的一个实施例的示例性半导体器件的截面图。图7B是根据本专利技术的一个实施例的示例性半导体器件的截面图。图8A是根据本专利技术的一个实施例的示例性半导体器件的截面图。图8B至图8F是示出了根据本专利技术的一个实施例的示例性半导体器件的截面图。图9示出了根据本专利技术的各种实施例的半导体器件的应用示例。图10A至图10F是示出了用于制造根据一个示例的半导体器件的方法的截面图。图11A至图11C是示出了用于制造根据一个示例的半导体器件的方法的截面图。图12A至图12C是示出了用于制造根据一个示例的半导体器件的方法的截面图。图13A至图13E是示出了用于制造根据一个示例的半导体器件的方法的截面图。图14A至图14E是示出了用于制造根据一个示例的半导体器件的方法的截面图。具体实施方式下面将参照附图更详细地描述本专利技术的示例性实施例。然而，本专利技术可以以不同的形式来实施，并且不应该被解释为限于本文中阐述的实施例。确切地说，本文档来自技高网...

【技术保护点】
1.一种用于制造半导体器件的方法，其包括：在半导体衬底中形成栅沟槽；在栅沟槽的底表面和侧壁之上形成栅电介质层；在栅电介质层之上形成第一功函数层；将功函数调整元素掺杂到第一功函数层的一部分中，以形成第二功函数层；形成部分填充栅沟槽的栅导电层；以及在栅沟槽的两侧上、半导体衬底的内部形成掺杂区。

【技术特征摘要】
2016.12.16 KR 10-2016-01726461.一种用于制造半导体器件的方法，其包括：在半导体衬底中形成栅沟槽；在栅沟槽的底表面和侧壁之上形成栅电介质层；在栅电介质层之上形成第一功函数层；将功函数调整元素掺杂到第一功函数层的一部分中，以形成第二功函数层；形成部分填充栅沟槽的栅导电层；以及在栅沟槽的两侧上、半导体衬底的内部形成掺杂区。2.根据权利要求1所述的方法，其中，第二功函数层被形成为与栅沟槽的侧壁重叠。3.根据权利要求1所述的方法，其中，第二功函数层具有比第一功函数层低的功函数。4.根据权利要求1所述的方法，其中，功函数调整元素的掺杂是经由倾斜注入工艺以相对于栅沟槽的侧壁倾斜的角度执行的。5.根据权利要求1所述的方法，其中，第一功函数层包括氮化钛。6.根据权利要求1所述的方法，其中，功函数调整元素包括碳、氢或它们的组合。7.根据权利要求1所述的方法，其中，栅导电层包括钨或氮化钛。8.根据权利要求1所述的方法，其中，掺杂区具有与第二功函数层部分重叠的深度。9.根据权利要求1所述的方法，在形成部分填充栅沟槽的栅导电层之后，还包括：在栅导电层之上形成阻挡层；在阻挡层之上形成掺杂有N型杂质的多晶硅层；以及在多晶硅层之上形成覆盖层，其中，多晶硅层与掺杂区重叠。10.根据权利要求1所述的方法，其中，第二功函数层具有比第一功函数层高的功函数。11.根据权利要求1所述的方法，其中，第二功函数层被形成为与栅沟槽的底表面重叠。12.根据权利要求1所述的方法，其中，经由垂直注入工艺，在相对于栅沟槽的底表面的垂直方向上执行功函数调整元素的掺杂。13.根据权利要求1所述的方法，其中，功函数调整元素包括氧、氮、铝或它们的组合。14.根据权利要求1所述的方法，其中，掺杂区具有与设置在栅沟槽的侧壁上的第一功函数层的未掺杂部分部分重叠的深度。15.一种用于制造半导体器件的方法，其包括：在半导体衬底中形成栅沟槽；形成内衬栅沟槽的表面的栅电介质层；在栅电介质层之上形成第一功函数层；将第一功函数调整元素掺杂到第一功函数层的一部分中，以形成与栅沟槽的侧壁重叠的第二功函数层；将第二功函数调整元素掺杂到第一功函数层的未掺杂部分中，以形成与栅沟槽的底表面重叠的第三功函数层；在第三功函数层和第二功函数层之上形成部分填充栅沟槽的栅导电层；以及在栅沟槽的两侧上、半导体衬底的内部形成掺杂区。16.根据权利要求15所述的方法，其中，第三功函数层具有比第二功函数层高的功函数。17.根据权利要求15所述的方法，其中第一功函数层包括氮化钛。18.根据权利要求15所述的方法，其中，第一功函数调整元素包括：碳、氢或它们的组合。19.根据权利要求15所述的方法，其中，第二功函数调整元素包括：氧、氮、铝或它...

【专利技术属性】
技术研发人员：朴辰哲，张太洙，朴志焕，张壹植，柳承完，权世仁，申重皓，咸大真，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR