半导体存储器件制造技术

本发明专利技术提供了一种半导体存储器件。所述半导体存储器件可以包括远离基板突出的沟道层。所述半导体存储器件可以包括分别联接到所述沟道层的多个焊盘。根据沟道层的弯曲，所述焊盘的宽度可以增加也可以不增加。

【技术实现步骤摘要】
半导体存储器件
本公开的各实施方式通常可涉及一种半导体存储器件，并且更具体地说，涉及与焊盘相关的半导体存储器件。
技术介绍
半导体存储器件由被配置成存储数据的多个存储器单元组成。针对高集成的半导体存储器件，已提出由被布置在三维空间的存储器单元组成的三维半导体存储器件。三维半导体存储器件彼此交替地堆叠的层间绝缘层和字线、以及在穿过其中的沟道孔中形成的沟道层组成，存储器单元沿着所述沟道层堆叠。沟道层被联接到位线和源极层。由于由垂直堆叠结构组成的三维半导体存储器件的特性，在制造三维半导体存储器件的过程期间，沟道层可能与位线错位。由此，可能引起从位线发生的漏电流，并且可能引起半导体存储器件的故障。
技术实现思路
根据实施方式，可以提供一种半导体存储器件。所述半导体存储器件可以包括远离基本突出的沟道层。所述半导体存储器件可以包括分别联接到所述沟道层的多个焊盘。根据沟道层的弯曲，所述焊盘的宽度可以增加也可以不增加。附图说明图1是例示根据本公开的一个实施方式的半导体存储器件的框图。图2是沿图1中的线A-A’截取的剖视图，用于例示根据本公开的实施方式的半导体存储器件。图3是沿图1中的线B-B’截取的剖视图，用于例示根据本公开的实施方式的半导体存储器件。图4是沿图1中的线B-B’截取的剖视图，用于例示根据本公开的实施方式的半导体存储器件。图5A和图5B是例示将根据本公开的实施方式的焊盘的宽度与被设计成不反映单元插塞的弯曲趋势的焊盘的宽度相比较的图。图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A和图12B是例示制造根据本公开的实施方式的半导体存储器件的方法的图。图13是例示根据本公开的实施方式的存储器系统的框图。图14是例示根据本公开的实施方式的计算系统的框图。具体实施方式在下文中，将参照附图来描述实施方式。本文中所描述的实施方式是参照所述实施方式的示意图的剖视图(和中间结构)。这样，可以预期作为(例如，制造技术和/或公差的)的结果从图示的形状引起的变型。因此，所述实施方式不应该被解释为限于本文所示区域的特定形状，而是可以包括例如由制造造成的形状上的偏差。在附图中，出于清楚的目的，各个层和区域的长度和尺寸可能被夸大。相同的附图标记表示相同的元件。诸如“第一”和“第二”的术语可以用于描述各种部件，但它们不应当限制各种部件。这些术语仅用于将一个部件与其它部件区分的目的。例如，在不脱离本公开的精神和范围的情况下，第一部件可被称为第二部件，并且第二部件可称为第一部件等等。此外，“和/或”可包括提及的部件中的任何一种或其组合。此外，只要在句子中没有特意提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加的一个或更多个部件、步骤、操作和元件。此外，除非另有定义，否则在本说明书中使用的包括技术和科学术语的所有术语都具有与本领域技术人员在现有技术中通常所理解的含义相同的含义。在通常使用的字典中定义的术语应当被解释为具有与在相关领域的上下文中被理解的含义相同的含义，并且除非在本说明书中明确地定义，否则不应当被解释为具有理想的或过于正式的含义。还应当注意，在本说明书中，“连接/联接”指的是一个部件不仅与另一部件直接联接而且还通过中间部件与另一部件间接联接。另一方面，“直接连接/直接联接”指的是一个部件与另一部件直接联接而没有中间元件。本公开的各种实施方式可针对可以提高操作可靠性的半导体存储器件。现在将在下文参照附图描述实施方式的示例，然而，它们可体现为不同的形式并且不应该被解释为限于本文所阐述的实施方式等。相反，提供这些实施方式使得本公开将彻底和完整，并且这些实施方式将示例性实施方式的范围充分地传达给本领域的技术人员。在附图中，为了例示清楚，尺寸可以被夸大。应当理解，当一个元件被称为在两个元件“之间”时，该一个元件可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记指代相同的元件。图1是例示根据本公开的一个实施方式的半导体存储器件的框图。参照图1，半导体存储器件可以包括单元阵列区CAR、字线接触区WCTR、解码电路区DCR和页面缓冲区PBR。单元阵列区CAR是设置单元阵列的区域。用于存储数据的存储器单元形成在单元阵列区CAR中。例如，可以在单元阵列区CAR中布置如下串，即每个串均包括彼此串联联接的至少一个源极选择晶体管、多个源极侧存储器单元、至少一个管道晶体管、多个漏极侧存储器单元和至少一个漏极选择晶体管。每个串可具有U形。在其它示例中，可以在单元阵列区CAR中布置如下串，每个串均包括此串联联接的至少一个源极选择晶体管、多个存储器单元和至少一个漏极选择晶体管。每个串可以沿着从基板SUB的表面突出的沟道层以直线形状来形成。在单元阵列区CAR中设置字线、选择线和位线。字线和位线被电联接到存储器单元。字线接触区WCTR是从堆叠在单元阵列区CAR上的字线延伸以分别驱动堆叠的存储器单元的区域中，并且被联接到字线接触插塞。尽管未示出，但是半导体存储器件还可以包括从形成在单元阵列区CAR中的选择线延伸的选择线接触区。例如，在基于所述单元阵列区CAR以逆时针方向定义四个侧面<1>至<4>的情况下，字线接触区WCTR可以被定义，使得所述字线接触区WCTR与彼此面对的第一侧<1>和第三侧<3>中的至少一个侧相接触。例如，在每个串具有“U”形的情况下(如图1所示)，字线接触区WCTR被定义为第一侧<1>和第三侧<3>的中的一个。在其它示例中，在每个串具有直线形状的情况下，字线接触区WCRT可以被定义为在第一侧<1>和第三侧<3>中的任何一个。字线接触区WCTR可以设置在单元阵列区CAR与解码电路区DCR之间。可以在字线接触区WCTR中设置将字线电联接到设置在解码电路区DCR中的驱动晶体管的布线配置。布线结构可以包括字线接触插塞。字线可以从单元阵列区CAR延伸到字线接触区WCTR。为了便于将堆叠的字线与字线接触插塞电联接，字线可以被形成为在字线接触区WCTR具有阶梯状结构。解码电路区DCR是这样一种区域，在该区域中，形成有驱动晶体管，所述驱动晶体管通过选择线和字线联接到形成在单元阵列区CAR上的存储器串，以将操作电压发送到存储器串。例如，解码电路区DCR可以包括行解码器。行解码器可以包括用于控制是否将操作电压施加到选择线和字线的传输晶体管(passtransistor)。页面缓冲区PBR被联接到单元阵列区CAR的位线以与单元阵列区CAR交换数据，并且临时存储接收到的数据。页面缓冲区例如可包括(但不限于)预充电电路、位线选择晶体管、感测电路和输入/输出电路。虽然在附图中未示出，但是半导体存储器件可以包括字线驱动器、感测放大器、控制电路等作为外围电路，该外围电路用来驱动存储器单元并读取存储在存储器单元中的数据。在下文中，将参照图2来描述根据本公开的实施方式的半导体存储器件的垂直堆叠结构。虽然，为本文档来自技高网...

【技术保护点】
一种半导体存储器件，所述半导体存储器件包括：沟道层，所述沟道层远离基板突出；导电层，所述导电层被配置为包围所述沟道层并且堆叠在所述基板上，所述导电层在第一方向上延伸；以及焊盘，所述焊盘联接到所述沟道层并且布置在所述第一方向上，其中，所述焊盘中的一个或更多个焊盘的宽度在所述第一方向上增加。

【技术特征摘要】
2016.11.09 KR 10-2016-01488291.一种半导体存储器件，所述半导体存储器件包括：沟道层，所述沟道层远离基板突出；导电层，所述导电层被配置为包围所述沟道层并且堆叠在所述基板上，所述导电层在第一方向上延伸；以及焊盘，所述焊盘联接到所述沟道层并且布置在所述第一方向上，其中，所述焊盘中的一个或更多个焊盘的宽度在所述第一方向上增加。2.根据权利要求1所述的半导体存储器件，其中，所述导电层在所述第一方向上延伸并且形成阶梯状结构。3.根据权利要求2所述的半导体存储器件，其中，所述一个或更多个焊盘的宽度朝向阶梯状结构增加。4.根据权利要求1所述的半导体存储器件，其中，所述一个或更多个焊盘相对于所述第一方向的宽度在该第一方向上增加。5.根据权利要求1所述的半导体存储器件，其中，所述一个或更多个焊盘相对于第二方向的宽度彼此相同，所述第二方向与所述第一方向相交。6.根据权利要求1所述的半导体存储器件，其中，所述沟道层的上端与相应焊盘的下部联接。7.根据权利要求6所述的半导体存储器件，其中，所述一个或更多个焊盘相对于所述第一方向的宽度或者所述一个或更多个焊盘相对于第二方向的宽度大于所述沟道层的上端的宽度，所述第二方向与所述第一方向相交。8.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：接触插塞，所述接触插塞联接到所述焊盘并且布置在所述第一方向上。9.根据权利要求8所述的半导体存储器件，其中，所述接触插塞的下端与相应焊盘的上部联接。10.根据权利要求9所述的半导体存储器件，其中，所述一个或更多个焊盘相对于所述第一方向的宽度或者所述一个或更多个焊盘相对于第二方向的宽度大于所述接触插塞的下端的宽度，所述第二方向与所述第一方向相交。11.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：源极线，所述源极线被设置在与所述焊盘相同的层中。12.根据权利要求2所述的半导体存储器件，所述半导体存储器件还包括：层间绝缘层，所述层间绝缘层被配置为包围所述沟道层并且与所述导电层交替地堆叠在所述基板上，所述层间绝缘层在所述第一方向上延伸并且形成所述阶梯状结构；以及绝缘层，所述绝缘层被配置为覆盖所述阶梯状结构。13.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：多个层，所述多个层被设置在所述沟道层与所述导电层之间，并且被配置为包围所述沟道层。14.根据权利要求2所述的半导体存储器件，其中，所述沟道层形成在单元阵列区中，其中，所述阶梯状结构形成在与所述单元阵列区的一侧...

【专利技术属性】
技术研发人员：金莹做，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR