包括沟道结构的半导体器件制造技术

本公开提供了包括沟道结构的半导体器件。一种半导体器件包括设置在半导体衬底上的堆叠结构。堆叠结构包括交替堆叠的层间绝缘层和栅电极。多个分隔图案设置为穿透堆叠结构。沟道结构设置在所述多个分隔图案中的两个相邻的分隔图案之间。沟道结构包括插置在堆叠结构与半导体衬底之间同时与半导体衬底接触的水平部分，并且包括在垂直方向上从水平部分延伸并穿透堆叠结构的垂直部分。下部结构插置在水平部分与分隔图案之间。电介质结构插置在垂直部分与堆叠结构之间并在水平部分与堆叠结构之间延伸。

【技术实现步骤摘要】
包括沟道结构的半导体器件
本公开涉及包括沟道结构的半导体器件以及形成该半导体器件的方法。
技术介绍
为了提高半导体器件的集成度，已经提出了包括三维垂直晶体管而不是二维平面晶体管的半导体器件。通常，垂直NAND(V-NAND)闪速存储器件包括多个栅电极以及形成于在垂直方向上穿过所述多个栅电极的沟道孔中的栅极绝缘层和沟道层。沟道层可以与通过从半导体衬底的被沟道孔暴露的部分生长形成的外延层接触。因此，沟道层可以通过外延层连接到半导体衬底的一部分。为了将沟道层连接到外延层，栅极绝缘层可以被共形地沉积，栅极绝缘层的一部分可以被蚀刻以暴露外延层，并且沟道层可以被沉积，因此允许暴露的外延层与沟道层接触。因而，为了允许外延层与沟道层接触，经常使用蚀刻栅极绝缘层的一部分并暴露外延层的工艺。为了执行蚀刻栅极绝缘层的一部分并暴露外延层的工艺，沟道孔的尺寸通常需要足够大。当这样的沟道孔形成为相对小时，可能发生较大量的工艺缺陷。因此，尽管沟道孔的尺寸减小，但是提供其中沟道层被稳定地连接到半导体衬底的方法和结构将是有益的。
技术实现思路
本专利技术构思的一方面可以提供具有增大的集成度的半导体器件。根据本专利技术构思本文档来自技高网...

【技术保护点】
一种半导体器件，包括：堆叠结构，设置在半导体衬底上，所述堆叠结构包括交替堆叠的层间绝缘层和栅电极；多个分隔图案，设置在所述半导体衬底上并穿透所述堆叠结构；沟道结构，设置在所述多个分隔图案中的两个相邻的分隔图案之间，所述沟道结构包括插置在所述堆叠结构与所述半导体衬底之间同时与所述半导体衬底接触的水平部分，并且包括在垂直方向上从所述水平部分延伸并穿透所述堆叠结构的多个垂直部分；下部结构，插置在所述水平部分与所述分隔图案之间；以及电介质结构，插置在所述多个垂直部分与所述堆叠结构之间并在所述水平部分与所述堆叠结构之间延伸。

【技术特征摘要】
2016.11.07 KR 10-2016-01473611.一种半导体器件，包括：堆叠结构，设置在半导体衬底上，所述堆叠结构包括交替堆叠的层间绝缘层和栅电极；多个分隔图案，设置在所述半导体衬底上并穿透所述堆叠结构；沟道结构，设置在所述多个分隔图案中的两个相邻的分隔图案之间，所述沟道结构包括插置在所述堆叠结构与所述半导体衬底之间同时与所述半导体衬底接触的水平部分，并且包括在垂直方向上从所述水平部分延伸并穿透所述堆叠结构的多个垂直部分；下部结构，插置在所述水平部分与所述分隔图案之间；以及电介质结构，插置在所述多个垂直部分与所述堆叠结构之间并在所述水平部分与所述堆叠结构之间延伸。2.根据权利要求1所述的半导体器件，其中所述下部结构的下表面与所述水平部分的下表面共平面。3.根据权利要求1所述的半导体器件，其中所述下部结构包括第一下部图案和设置在所述第一下部图案上的第二下部图案。4.根据权利要求3所述的半导体器件，其中所述第二下部图案比所述第一下部图案厚。5.根据权利要求3所述的半导体器件，其中所述第一下部图案由绝缘材料形成，并且所述第二下部图案由多晶硅形成。6.根据权利要求3所述的半导体器件，其中所述第一下部图案与所述水平部分接触，所述第二下部图案设置为与所述水平部分间隔开，并且所述电介质结构在所述水平部分与所述第二下部图案之间延伸。7.根据权利要求3所述的半导体器件，其中所述第一下部图案和所述第二下部图案与所述水平部分接触。8.根据权利要求1所述的半导体器件，还包括在所述分隔图案的侧表面上的绝缘间隔物，其中所述分隔图案通过所述绝缘间隔物与所述栅电极间隔开。9.根据权利要求1所述的半导体器件，还包括设置在所述半导体衬底中并与所述分隔图案相邻的杂质区域。10.根据权利要求9所述的半导体器件，其中所述下部结构包括第一下部图案和设置在所述第一下部图案上的第二下部图案，并且所述第一下部图案由具有与所述杂质区域的导电类型相同的导电类型的多晶硅形成。11.一种半导体器件，包括：多个栅电极，设置在半导体衬底上；沟道结构，包括与所述半导体衬底接触并设置在所述多个栅电极下面的水平部分，并且包括在垂直方向上从所述水平...

【专利技术属性】
技术研发人员：孙龙勋，金润载，南硕祐，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR