存储器件制造技术

在一个实施方式中，半导体器件包括在衬底上的交替的第一层间绝缘层和栅电极层的堆叠。栅电极层中的至少一个栅电极层具有第一部分和第二部分。第二部分形成至少一个栅电极层的端部，并且第二部分的底表面在比第一部分的底表面更低的高度处。接触插塞从第二部分延伸。

Storage device

In one embodiment, the semiconductor device consists of an alternate first interlayer insulating layer and a stack of gate electrode layers on a substrate. At least one gate electrode layer in the gate electrode layer is provided with a first part and a second part. The second part forms the end of at least one gate electrode layer, and the bottom surface of the second part is at a lower height than the bottom surface of the first part. The contact plug extends from the second part.

【技术实现步骤摘要】
存储器件
本专利技术构思涉及存储器件。
技术介绍
在要求处理高容量数据的同时，已经逐渐减小了电子产品的体积。因此，增加这样的电子产品中使用的半导体存储器件的集成将是有益的。作为其中半导体存储器件的集成可以被增加的方法，已经提出了具有垂直晶体管结构而不是现有的平面晶体管结构的存储器件。
技术实现思路
至少一个实施方式涉及一种半导体器件。在一个实施方式中，半导体器件包括在衬底上的交替的第一层间绝缘层和栅电极层的堆叠。至少一个栅电极层具有第一部分和第二部分。第二部分形成至少一个栅电极层的端部，并且第二部分的底表面在比第一部分的底表面更低的高度处。接触插塞从第二部分延伸。至少一个实施方式涉及一种制造半导体器件的方法。在一个实施方式中，该方法包括在衬底上形成交替的第一层间绝缘层和牺牲层的堆叠。牺牲层的每个在第一方向上延伸得少于牺牲层中的位于其下方的前一个牺牲层，以限定牺牲层中的所述前一个牺牲层的平台部分。该方法还包括通过至少一个平台部分将离子注入到至少一个平台部分的底表面与第一层间绝缘层中的在至少一个平台部分下方的第一层间绝缘层之间的界面；去除牺牲层和第一层间绝缘层中的在至少一个平台部分下方的第一层间绝缘层的一些，以形成牺牲层去除空间；以及用导电材料填充牺牲层去除空间以形成与第一层间绝缘层交替地堆叠的栅电极层。附图说明由结合附图的以下详细描述，本公开的以上及其它方面、特征和优点将被更清楚地理解，其中：图1是根据本专利技术构思的一示例实施方式的存储器件的示意性框图；图2是根据本专利技术构思的一示例实施方式的存储器件的存储单元阵列的电路图；图3是根据本专利技术构思的一示例实施方式的存储器件的示意图；图4是沿图3的线IV-IV'截取的存储器件的剖面图；图5是图4的区域A的放大图；图6是图4的区域B的放大图；图7是根据本专利技术构思的一示例实施方式的存储器件的示意图；图8A是图7的区域C的放大图；图8B是图7的区域C的放大图；图9是根据本专利技术构思的一示例实施方式的存储器件的示意图；图10是图9的区域D的放大图；图11是根据本专利技术构思的一示例实施方式的存储器件的示意图；图12是图11的区域E的放大图；图13至39是示出制造根据本专利技术构思的一示例实施方式的存储器件的方法的图；图40是根据本专利技术构思的一示例实施方式的电子设备的框图。具体实施方式在下文中，将参考附图描述本专利技术构思的一些实施方式。参考图1，根据一示例实施方式的存储器件1可以包括存储单元阵列2、行解码器3和核心逻辑电路6。核心逻辑电路6可以包括读/写电路4和控制电路5。存储单元阵列2可以包括布置成多个行和多个列的多个存储单元。存储单元阵列2中包括的多个存储单元可以通过字线WL、公共源极线CSL、串选择线SSL、接地选择线GSL等连接到行解码器3，并且可以通过位线BL连接到读/写电路4。在本专利技术构思的一示例实施方式中，在单个行中线性地布置的多个存储单元可以连接到单个字线WL，并且在单个列中线性地布置的多个存储单元可以连接到单个位线BL。存储单元阵列2中包括的多个存储单元可以被划分为多个存储块。各存储块可以包括多个字线WL、多个串选择线SSL、多个接地选择线GSL、多个位线BL和至少一个公共源极线CSL。行解码器3可以接收外部提供的地址信息ADDR，并且可以解码接收到的地址信息ADDR以确定供应给连接到存储单元阵列2的字线WL、公共源极线CSL、串选择线SSL以及接地选择线GSL的至少一部分的信号。读/写电路4可以响应于从控制电路5提供的命令而选择连接到存储单元阵列2的位线BL的至少一部分。读/写电路4可以读取写入到连接于位线BL的被选择的部分的存储单元的数据，或者可以将数据写入到连接于位线BL的被选择的部分的存储单元。为了执行如上所述的操作，读/写电路4可以包括诸如页缓冲器、输入/输出缓冲器、数据锁存器等的电路。控制电路5可以响应于外部传送的控制信号CTRL来控制行解码器3和读/写电路4的操作。在读取写入到存储单元阵列2的数据的情况下，控制电路5可以控制行解码器3的操作，以将电压通过字线WL供应到其中存储要被读取的数据的存储单元用于读取操作。当用于读取操作的电压通过特定字线WL被供应时，控制电路5可以执行控制，使得读/写电路4可以读取写入到存储单元的数据，所述存储单元连接到已经接收了用于读取操作的电压的字线WL。例如，当数据以不同的方式被写入存储单元阵列2时，控制电路5可以控制行解码器3的操作，以将用于写入操作的电压通过字线WL供应到数据要被写入于此的存储单元。当用于写入操作的电压通过特定字线WL被供应时，控制电路5可以控制读/写电路4以将数据写入到存储单元，所述存储单元连接到用于写入操作的电压已经被供应于此的字线WL。图2是根据一示例实施方式的存储器件的存储单元阵列的等效电路图。根据一示例实施方式的半导体器件可以是垂直NAND闪存器件。参考图2，存储单元阵列可以包括包含彼此串联连接的n个存储单元MC1至MCn的多个存储单元串S，以及串联连接到存储单元MC1至MCn的相应端的接地选择晶体管GST和串选择晶体管SST。彼此串联连接的n个存储单元MC1至MCn可以分别对应于n个字线WL1至WLn以选择存储单元MC1至MCn。虚设单元(未示出)还可以被设置在接地选择晶体管GST和第一存储单元MC1之间以及在串选择晶体管SST和第n存储单元MCn之间。接地选择晶体管GST的栅极端可以连接到接地选择线GSL，并且其源极端可以连接到公共源极线CSL。串选择晶体管SST的栅极端可以连接到串选择线SSL，并且其源极端可以连接到存储单元MCn的漏极端。尽管图2示出了其中一个接地选择晶体管GST和一个串选择晶体管SST分别连接到彼此串联连接的n个存储单元MC1至MCn的结构，但是多个接地选择晶体管GST和/或多个串选择晶体管SST也可以以与其不同的方式连接于此。串选择晶体管SST的漏极端可以连接到多个位线BL1到BLm。当信号通过串选择线SSL施加到串选择晶体管SST的栅极端时，通过位线BL1至BLm施加的信号可以被传送到彼此串联连接的n个存储单元MC1至MCn，因此，可以执行数据读取操作或数据写入操作。此外，当通过形成在衬底中的阱区域向其施加期望的(或者，替换地，预定的)水平的擦除电压时，可以执行其中已经被写入存储单元MC1至MCn的数据被去除的擦除操作。另一方面，参考图2，根据一示例实施方式的存储器件可以包括至少一个虚设串DS。虚设串DS可以是包括与位线BL1至BLm电隔离的虚设沟道的串。图3是根据本专利技术构思的一示例实施方式的存储器件的示意图。参考图3，根据一示例实施方式的存储器件100可以包括单元区域CR和与单元区域CR相邻的外围电路区域PR。单元区域CR可以包括在垂直于衬底101的上表面的方向上延伸的多个沟道结构CH和DCH、堆叠在衬底101上并且被多个沟道结构CH和DCH穿透的多个栅电极层、连接到多个栅电极层的多个接触181至188(接触180)等。外围电路区域PR可以包括设置在衬底101上的外围电路器件190。外围电路器件190可以是平面晶体管，并且可以包括有源区191、平面栅电极192等。在图3的示例实施方式中，衬底101的上表面可以对应于X-Y平面，并且多个沟道结构CH和DCH以本文档来自技高网...

【技术保护点】
一种半导体器件，包括：在衬底上的交替的第一层间绝缘层和栅电极层的堆叠，所述栅电极层中的至少一个栅电极层具有第一部分和第二部分，所述第二部分形成所述至少一个栅电极层的端部，所述第二部分的底表面在比所述第一部分的底表面更低的高度处；以及从所述第二部分延伸的接触插塞。

【技术特征摘要】
2016.07.19 KR 10-2016-00913281.一种半导体器件，包括：在衬底上的交替的第一层间绝缘层和栅电极层的堆叠，所述栅电极层中的至少一个栅电极层具有第一部分和第二部分，所述第二部分形成所述至少一个栅电极层的端部，所述第二部分的底表面在比所述第一部分的底表面更低的高度处；以及从所述第二部分延伸的接触插塞。2.根据权利要求1所述的半导体器件，其中所述至少一个栅电极层从所述第一部分的所述底表面向所述第二部分的所述底表面凸起地弯曲。3.根据权利要求2所述的半导体器件，其中所述第二部分从所述第二部分的所述底表面向所述第二部分的末端凸起地弯曲。4.根据权利要求1所述的半导体器件，其中所述第二部分从所述第二部分的所述底表面向所述第二部分的末端凸起地弯曲。5.根据权利要求1所述的半导体器件，其中所述第二部分的末端具有半外圆角形状。6.根据权利要求1所述的半导体器件，其中所述第二部分的末端具有凹入轮廓。7.根据权利要求1所述的半导体器件，其中所述第二部分的顶表面在比所述第一部分的顶表面更高的高度处。8.根据权利要求7所述的半导体器件，其中所述第二部分的所述底表面的高度与所述第一部分的所述底表面的高度之间的第一差大于所述第二部分的所述顶表面的高度与所述第一部分的所述顶表面的高度之间的第二差。9.根据权利要求7所述的半导体器件，其中所述第二部分的末端具有全外圆角形状。10.根据权利要求7所述的半导体器件，其中所述第二部分的末端具有凹入轮廓。11.根据权利要求7所述的半导体器件，其中所述至少一个栅电极层从所述第一部分的所述底表面向所述第二部分的所述底表面凸起地弯曲，并且所述至少一个栅电极层从所述第一部分的所述顶表面向所述第二部分的所述顶表面凸起地弯曲。12.根据权利要求7所述的半导体器件，还包括：在所述堆叠上方的第二层间绝缘层；并且其中所述接触插塞延伸穿过所述第二层间绝缘层。13.根据权利要求12所述的半导体器件，其中所述第二层间绝缘层的在所述第二部分处的部分包括杂质，并且所述第一层间绝缘层的直接在所述第二部分上面和直接在所述第二部分下面的部分包括所述杂质。14.根据权利要求1所述的半导体器件，还包括：在所述堆叠上方的第二层间绝缘层；并且其中所述接触插塞延伸穿过所述第二层间绝缘层。15.根据权利要求14所述的半导体器件，其中所述第二层间绝缘层的在所述第二部分处的部分包括杂质，并且所述第一层间绝缘层的直接在所述第二部分下面的部分包括所述杂质。16.一种半导体器件，包括：在衬底上的交替的层间绝缘层和栅电极层的堆叠，所述栅电极层中的至少一个栅...

【专利技术属性】
技术研发人员：南泌旭，金成吉，金智美，金泓奭，安宰永，崔至薰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR