一种浮栅存储器制造技术

本实用新型专利技术实施例提供了一种浮栅存储器，该浮栅存储器包括：衬底；形成在所述衬底上的多个凹槽；形成所述凹槽内的隔离绝缘层，所述衬底的上表面高度高于所述隔离绝缘层的上表面，以形成衬底凸起；形成在所述衬底凸起上方的隧穿氧化层，所述隧穿氧化层延伸在所述隔离绝缘层上方；形成在所述隧穿氧化层上方的浮栅，所述浮栅覆盖所述隧穿氧化层；形成在所述浮栅上方的层间绝缘层，所述层间绝缘层延伸至所述隧穿氧化层上方；覆盖在所述层间绝缘层上方的控制栅。本实用新型专利技术实施例提供的一种浮栅存储器，将浮栅存储器的沟道图形制作成三维凸起结构，减小了浮栅存储器的尺寸的同时，没有减小沟道长度，巧妙地避免了短沟道效应。

A type of floating gate memory

The embodiment of the utility model provides a floating gate memory, the floating gate memory includes: a substrate; a plurality of grooves are formed on the substrate; forming the groove isolation insulating layer, wherein the substrate surface is higher than the height of the isolation on the surface of the insulating layer to form a convex substrate the formation of oxide layer; wear above the substrate convex tunnel, the tunneling oxide layer extends above the insulation layer in the isolation; forming a floating gate oxide layer in above the tunnel, the floating gate covering the tunneling oxide layer; formed over the floating gate layer the insulating layer, the interlayer insulating layer extends to the tunneling oxide layer above the insulating cover; the control gate layer on the interlayer. The floating gate memory provided by the embodiment of the utility model makes the groove graphics of the floating gate memory into a three-dimensional convex structure, which reduces the size of the floating gate memory while not reducing the length of the channel, and cleverly avoids the short channel effect.

【技术实现步骤摘要】
一种浮栅存储器
本技术涉及半导体制造
，尤其设计一种浮栅存储器。
技术介绍
浮栅存储器由于高集成度、低功耗、高可靠性和高性价比等优点，在非易失性存储器市场中占据了主要的份额。但随着微电子技术的发展，浮栅存储器也面临了一系列的挑战，如更低的功耗，更快的速度，更高的集成度等。对于传统浮栅存储器而言，浮栅存储器的沟道为二维结构，在减小浮栅存储器的尺寸的同时，会造成沟道尺寸的减小。当沟道尺寸减小到一定尺寸时，浮栅存储器面临诸多问题，例如电荷保持机制不确定，导致对浮栅存储器的读、写和擦除操作结果与实际浮栅存储器的状态不符合等等。
技术实现思路
有鉴于此，本技术实施例提供了一种浮栅存储器，将浮栅存储器的沟道图形制作成三维凸起结构，减小了浮栅存储器的尺寸的同时，没有减小沟道长度，巧妙地避免了短沟道效应。本技术实施例提供了一种浮栅存储器，包括：衬底；形成在所述衬底上的多个凹槽；形成所述凹槽内的隔离绝缘层，所述衬底的上表面高度高于所述隔离绝缘层的上表面，以形成衬底凸起；形成在所述衬底凸起上方的隧穿氧化层，所述隧穿氧化层延伸在所述隔离绝缘层上方；形成在所述隧穿氧化层上方的浮栅，所述浮栅覆盖所述隧穿氧化层；形成在所述浮栅上方的层间绝缘层，所述层间绝缘层延伸至所述隧穿氧化层上方；覆盖在所述层间绝缘层上方的控制栅。可选地，所述层间绝缘层包括依次层叠的第一层间绝缘层、第二层间绝缘层和第三层间绝缘层；所述第一层间绝缘层的材料为氧化硅；所述第二层间绝缘层的材料为氮化硅；所述第三层间绝缘层的材料为氧化硅。可选地，所述衬底凸起的上表面为平面或曲面可选地，所述衬底凸起的纵截面为正方形。可选地，所述正方形的边长范围为大于等于15nm小于等于30nm。可选地，所述衬底的导电类型为N型或者P型。可选地，所述隔离绝缘层的材料为氧化硅。本技术实施例提供了一种浮栅存储器，通过设置衬底的上表面高度高于隔离绝缘层的上表面，以形成衬底凸起，沟道相应地为三维结构，这样的结构可以使得在兼顾减小浮栅存储器器件尺寸的情况下，并没有因此而减小沟道的长度，巧妙地克服了短沟道效应。附图说明通过阅读参照以下附图说明所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将变得更明显。图1为本技术实施例一提供的一种浮栅存储器的剖面结构示意图；图2为本技术实施例一提供的又一种浮栅存储器的剖面结构示意图；图3为现有技术中浮栅存储器的剖面结构示意图；图4为本技术实施例二提供的一种浮栅存储器的制备方法的流程示意图；图5a-图5h为本技术实施例二提供的一种浮栅存储器的制备方法的各步骤对应的剖面图。具体实施方式下面结合附图并通过具体实施方式来进一步说明本技术的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本技术，而非对本技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本技术相关的部分而非全部结构。实施例一图1为本技术实施例一提供的一种浮栅存储器的剖面结构示意图；图2为现有技术中浮栅存储器的剖面结构示意图；图3为本技术实施例一提供的又一种浮栅存储器的剖面结构示意图。参见图1，本技术实施例提供了一种浮栅存储器，该浮栅存储器包括：衬底10；形成在衬底10上的多个凹槽11，图中示例性地仅示出相邻两个凹槽11；形成凹槽11内的隔离绝缘层12，衬底10的上表面高度高于隔离绝缘层12的上表面，以形成衬底凸起；形成在衬底凸起上方的隧穿氧化层14，隧穿氧化层14延伸在隔离绝缘层12上方；形成在隧穿氧化层14上方的浮栅15，浮栅15覆盖隧穿氧化层14；形成在浮栅15上方的层间绝缘层16，层间绝缘层16延伸至隧穿氧化层上方；覆盖在层间绝缘层16上方的控制栅17。本技术实施例提供了一种浮栅存储器，通过设置衬底的上表面高度高于隔离绝缘层的上表面，以形成衬底凸起，沟道相应地为三维结构，这样的结构可以使得在保证沟道长度相同的情况下，减小了浮栅存储器的尺寸，在兼顾减小浮栅存储器器件尺寸的情况下，并没有因此而减小沟道的长度，巧妙地克服了短沟道效应。需要说明的是，浮栅存储器在制备的过程中，为了节省成本，经常将多个浮栅存储器做在一个大的衬底上面，之后通过切割工艺，得到一个一个分立的浮栅存储器。参见图1示出的浮栅存储器的结构，衬底10上设置多个凹槽11，图1示例性地仅示出相邻两个凹槽11。凹槽11的尺寸相关从业人员可以根据实际情况自行调整。可选地，隔离绝缘层12的材料为氧化硅。隔离绝缘层12填充凹槽11，隔离开相邻的两个沟道13。沟道13为浮栅存储器在工作的过程中，载流子在电场的作用下的通道称之为沟道，分布在图1中的衬底凸起的表面区域，即图1中的虚线区域。本技术实施例通过设置衬底10的上表面高度高于隔离绝缘层12的上表面部分的衬底定义为衬底凸起，图1示例性地示出的衬底凸起的纵截面的上表面为平面，衬底凸起由3个互相垂直的平面围成，衬底凸起的高度为H，相邻凹槽11之间的距离为L，即衬底凸起的宽度为L。在浮栅存储器正常工作的过程中，衬底凸起邻近表面的区域为载流子的通道即沟道13，沟道13为图1中虚线区域，因此，沟道13的长度为2倍的衬底凸起的高度H与一个衬底凸起的宽度L的长度之和。与图2中的现有技术相比，衬底10的上表面高度和隔离绝缘层12的上表面是一致的，沟道13是平面的，没有凸起，沟道13的长度为相邻两个凹槽之间的距离L1。当沟道长度相等的情况下，由于本技术实施例提出的浮栅存储器，设置了衬底凸起，因此本技术实施例的浮栅存储器沟槽之间的尺寸，即相邻凹槽11之间的距离为L可以做的更小。本技术实施例的浮栅存储器设置了衬底凸起，将2倍的衬底凸起的高度H和相邻凹槽11之间的距离L之和作为沟道的长度，在保持存储信息的读取和存储速度的前提下，达到减小浮栅存储器器件尺寸的目的，可以抑制由于浮栅存储器关键尺寸的缩小而产生短沟道效应，提高了诸如闪存之类的半导体器件的可微缩性。可选地，本实施例中的衬底凸起的上表面为平面，并且对由平面围成衬底凸起上表面的个数和平面之间互成的角度不作限定。可选地，本实施例中的衬底凸起的上表面还可以为曲面。可选地，当衬底凸起的高度H和相邻凹槽11之间的距离L相等的情况下，衬底凸起的纵截面为正方形。可选地，正方形的边长范围为大于等于15nm小于等于30nm。以正方形的边长为30nm为例，即图1中衬底凸起的高度H和相邻凹槽11之间的距离L的长度均为30nm，那么要保证相同的沟道长度，现有技术图2中的相邻凹槽11之间的距离L1则应该为90nm，这样在衬底所在平面的方向，衬底的尺寸减小至现有技术中衬底在这个方向上尺寸的1/3。可选地，在上述技术方案的基础上，参见图3，层间绝缘层16包括依次层叠的第一层间绝缘层160、第二层间绝缘层161和第三层间绝缘层162；第一层间绝缘层160为氧化硅；第二层间绝缘层161为氮化硅；第三层间绝缘层162为氧化硅。第一层间绝缘层160的材料为氧化硅，第二层间绝缘层的材料为氮化硅，第三层间绝缘层的材料为氧化层，第一绝缘层、第二绝缘层和第三层间绝缘层共同形成了层间绝缘层16，层间绝缘层16为ONO结构，有效地起到浮栅15和控制栅17之间起到电绝缘的作用。可选地，本文档来自技高网...

【技术保护点】
一种浮栅存储器，其特征在于，包括：衬底；形成在所述衬底上的多个凹槽；形成所述凹槽内的隔离绝缘层，所述衬底的上表面高度高于所述隔离绝缘层的上表面，以形成衬底凸起；形成在所述衬底凸起上方的隧穿氧化层，所述隧穿氧化层延伸在所述隔离绝缘层上方；形成在所述隧穿氧化层上方的浮栅，所述浮栅覆盖所述隧穿氧化层；形成在所述浮栅上方的层间绝缘层，所述层间绝缘层延伸至所述隧穿氧化层上方；覆盖在所述层间绝缘层上方的控制栅。

【技术特征摘要】
1.一种浮栅存储器，其特征在于，包括：衬底；形成在所述衬底上的多个凹槽；形成所述凹槽内的隔离绝缘层，所述衬底的上表面高度高于所述隔离绝缘层的上表面，以形成衬底凸起；形成在所述衬底凸起上方的隧穿氧化层，所述隧穿氧化层延伸在所述隔离绝缘层上方；形成在所述隧穿氧化层上方的浮栅，所述浮栅覆盖所述隧穿氧化层；形成在所述浮栅上方的层间绝缘层，所述层间绝缘层延伸至所述隧穿氧化层上方；覆盖在所述层间绝缘层上方的控制栅。2.根据权利要求1所述的浮栅存储器，其特征在于，所述层间绝缘层包括依次层叠的第一层间绝缘层、第二层间绝缘层和第三层间绝缘层...

【专利技术属性】
技术研发人员：许毅胜，熊涛，刘钊，舒清明，
申请(专利权)人：上海格易电子有限公司，北京兆易创新科技股份有限公司，
类型：新型
国别省市：上海,31