具有3D结构的半导体存储器装置制造方法及图纸

一种具有三维(3D)结构的半导体存储器装置，其包括：单元区域，其设置在衬底上方、包括单元结构；外围电路区域，其设置在衬底和单元区域之间；上部布线结构，其设置在单元区域上方；主沟道膜和虚拟沟道膜，其通过单元结构形成。其中虚拟沟道膜适于电联接上部布线结构和外围电路区域。

【技术实现步骤摘要】
具有3D结构的半导体存储器装置相关申请的交叉引用本申请要求于2016年8月2日提交的申请号为10-2016-0098284的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
本专利技术的示例性实施例涉及一种半导体装置，并且更特别地，涉及一种具有三维(3D)结构的半导体存储器装置。
技术介绍
由于电子工业的不断进步，因此需要具有改进的性能和更低成本的半导体存储器装置。为了满足这些要求，其中存储器单元以三维结构被设置在多个单元串中的3D半导体存储器装置已经被提出。3D半导体存储器装置提供了半导体存储器装置的集成密度的实质性改进。近来，已经开发各种技术以改进这种3D半导体存储器装置的特性和集成密度。然而，需要进一步改进。
技术实现思路
本专利技术涉及一种改进的三维半导体存储器装置以及用于制造这种装置的一种方法。在实施例中，具有三维(3D)结构的半导体存储器装置可包括：设置在衬底上方的单元区域，其包括单元结构；设置在衬底和单元区域之间的外围电路区域；设置在单元区域上方的上部布线结构；通过单元结构形成的主沟道膜和虚拟沟道膜，其中虚拟沟道膜适于电联接上部布线结构。在实施例中，具有三维(3D)结构的半导体存储器装置可包括：设置在衬底上方的单元区域，其包括单元结构；设置在衬底和单元区域之间的外围电路区域；通过单元结构形成的主沟道膜；通过单元结构电联接至外围电路区域的第一和第二虚拟沟道膜；以及设置在单元区域上方并联接在第一和第二虚拟沟道膜之间的熔丝。附图说明通过以下参考附图的详细描述，本专利技术的以上和其它特征以及优点对相关领域的技术人员将变得显而易见，其中：图1是根据本专利技术的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。图2是在图1中示出的虚拟沟道膜、虚拟位线接触部和上部布线结构的平面图。图3是根据本专利技术的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。图4是在图3中示出的虚拟沟道膜、虚拟位线接触部和第一上部布线层的平面图。图5是根据本专利技术的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。图6是在图3中示出的虚拟沟道膜、虚拟位线接触部、第一上部布线层、第一上部布线接触部和第二上部布线层的平面图。图7是根据本专利技术的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。图8是根据本专利技术的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。图9是根据本专利技术的实施例的具有三维(3D)结构的半导体存储器装置的剖视图。图10是示意性地示出根据本专利技术的实施例的包括具有三维(3D)结构的半导体存储器装置的存储器系统的简化框图。图11是示意性地示出根据本专利技术的实施例的包括具有三维(3D)结构的半导体存储器装置的计算系统的简化框图。具体实施方式在下文中，以下将参考附图更详细地描述各种实施例，使得本专利技术可被本专利技术所属领域的技术人员实施。附图不必需按照恒定比例绘制，并且可放大附图中所示结构的至少一部分以阐明实施例的特征。多层结构的附图或详细的描述可能不反映存在于特定多层结构中的所有层。例如，在两层之间可存在一个或多个附加层。例如，当在附图或详细的描述的多层结构中的第一层被称为形成第二层或衬底上时，其不仅可指第一层可直接形成在第二层或衬底上，而且可指在第一层和第二层之间或者在第一层和衬底之间存在一个或多个其它层。当描述不同的实施例时，将省略对相同部件的任何重复描述，并且相同的部件通过相同的参考数字表示。在本文中可使用诸如“下方”、“以下”、“下部”、“上方”、“上部”等空间相对术语以便于描述如图所示的一个元件或特征与另一个元件或特征的关系。将理解的是，空间相对术语旨在包括除了图中所描绘的方向之外的在制造、使用或操作中的装置的不同方向。例如，如果图中的装置翻转，则描述为在其它元件或特征“以下”或“下方”的元件将在其它元件或特征“上方”。该装置可另外定向(旋转90度或在其它方向上)并且在本文中使用的与空间相关的描述符被相应地解释。在以下说明中，阐述许多具体细节以提供对本专利技术的全面理解。可在没有这些具体细节中的一些或全部的情况下实施本专利技术。在其他示例中，没有详细描述众所周知的过程结构和/或过程以免不必要地模糊本专利技术。应当注意的是，在一些示例中，如将对相关领域的技术人员显而易见的，除非另有具体说明，否则结合一个实施例描述的元件(也称为特征)可单独使用或与另一实施例的其他元件组合使用。参考图1和图2，单元区域CELL形成在衬底10上方，并且外围电路区域PERI形成在单元区域CELL和衬底10之间。衬底10可包括硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底、绝缘体上硅(SOI)衬底或绝缘体硅-锗(SGOI)衬底中的一个。隔离层11可形成在衬底10的上部区域处，部分地覆盖衬底并且限定有源区域10A。单元区域CELL可包括多个设置在其中的存储器单元。外围电路区域PERI可包括一个或多个设置在其中的外围电路。外围电路区域PERI可与在单元区域CELL的底部处的单元区域CELL垂直地重叠。由于外围电路区域PERI与单元区域CELL重叠，半导体存储器装置的尺寸因为衬底10的面积的利用增加而减小。设置在外围电路区域PERI中的外围电路可包括数据处理电路，其能够处理输入到设置在单元区域CELL中的存储器单元的或从其中输出的数据。外围电路可包括能够测试半导体存储器装置是否正常操作的测试逻辑电路。例如，数据处理电路可以包括行解码器、页面缓冲器、输入/输出缓冲器、控制逻辑、电压发生器等。测试逻辑电路可用于在制造半导体存储器装置的工艺的最后步骤中测试半导体存储器装置是否正常操作。在示出的实施例中，外围电路区域PERI可包括构成外围电路的外围电路元件PRT1和PTR2以及电联接至外围电路元件PTR1和PRT2的下部布线结构LML。外围电路元件PTR1和PTR2可包括外围晶体管。晶体管的每一个可包括栅极PG以及杂质区域PS和PD。栅极PG可在衬底10上方形成。杂质区域PS和PD可形成在由在栅极PG两侧处的隔离层11限定的有源区10A中，并且分别用作源极和漏极。在衬底10上方，形成层间绝缘膜(或层)21、22和23以覆盖外围电路元件PTR1和PTR2以及下部布线结构LWL。层间绝缘膜21、22和23可顺序地堆叠。第一至第三层间绝缘膜21、22和23可包括氧化硅、氧氮化硅等。下部布线结构LML可在第一至第三层间绝缘膜21、22和23内形成。下部布线结构LML可包括第一下部布线接触部31、第一下部布线层32、第二下部布线接触部33和第二下部布线层34。第一下部布线层32可形成在第一层间绝缘膜21上，并且可通过第一下部布线接触部31电联接至外围电路元件PTR1和PTR2。更具体地，第一下部布线接触部31可以是基本上垂直延伸通过第一层间绝缘膜21以将第一下部布线层31与外围电路元件PTR1和PTR2联接的细长元件。第二下部布线层34可形成在第二层间绝缘膜22上，并且可通过第二下部布线接触部33电联接至第一下部布线层32。第二下部布线接触部33可以是在第二层间绝缘膜内垂直延伸以将第二下部布线层34与第一下部布线层31连接的细长元件。外围电路元件PTR1和PTR2可包括用于传输高电压的高电压晶体管。因此，当半导体存储器装置被操作时，外围电路元件PTR本文档来自技高网...

【技术保护点】
一种具有三维结构的半导体存储器装置，其包括：单元区域，其设置在衬底上方、包括单元结构；外围电路区域，其设置在所述衬底和所述单元区域之间；上部布线结构，其设置在所述单元区域上方；主沟道膜和虚拟沟道膜，其通过所述单元结构形成，其中所述虚拟沟道膜适于电联接所述上部布线结构和所述外围电路区域。

【技术特征摘要】
2016.08.02 KR 10-2016-00982841.一种具有三维结构的半导体存储器装置，其包括：单元区域，其设置在衬底上方、包括单元结构；外围电路区域，其设置在所述衬底和所述单元区域之间；上部布线结构，其设置在所述单元区域上方；主沟道膜和虚拟沟道膜，其通过所述单元结构形成，其中所述虚拟沟道膜适于电联接所述上部布线结构和所述外围电路区域。2.根据权利要求1所述的半导体存储器装置，其中所述外围电路区域包括：外围电路元件；以及适于电联接所述外围电路元件和所述虚拟沟道膜的下部布线结构。3.根据权利要求2所述的半导体存储器装置，其中所述上部布线结构由具有比所述下部布线结构低的电阻的导电材料形成。4.根据权利要求2所述的半导体存储器装置，其进一步包括适于电联接所述虚拟沟道膜和所述下部布线结构的垂直接触部。5.根据权利要求4所述的半导体存储器装置，其进一步包括半导体图案，其设置在所述外围电路区域和所述单元区域之间并且具有使所述垂直接触部穿过的开口。6.根据权利要求5所述的半导体存储器装置，其中所述开口与所述虚拟沟道膜重叠。7.根据权利要求5所述的半导体存储器装置，其中所述半导体图案包括电联接至所述主沟道膜的共源极区域。8.根据权利要求5所述的半导体存储器装置，其中所述半导体图案包括其中形成有管线沟道膜的管栅电极，所述管线沟道膜电联接两个或更多个主沟道膜。9.根据权利要求2所述的半导体存储器装置，其中所述外围电路元件包括第一外围电路元件和适于接收从所述第一外围电路元件输出的信号的第二外围电路元件，并且其中所述虚拟沟道膜包括：适于电联接所述第一外围电路元件和所述上部布线结构的第一虚拟沟道膜；以及适于电联接所述第二外围电路元件和所述上部布线结构的第二虚拟沟道膜。10.根据权利要求9所述的半导体存储器装置，其...

【专利技术属性】
技术研发人员：卓静美，吴星来，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR