具有3D结构的半导体存储器装置制造方法及图纸

一种具有三维(3D)结构的半导体存储器装置，其包括：单元区域，其设置在衬底上方、包括单元结构；外围电路区域，其设置在衬底和单元区域之间；上部布线结构，其设置在单元区域上方；主沟道膜和虚拟沟道膜，其通过单元结构形成。其中虚拟沟道膜适于电联接上部布线结构和外围电路区域。

【技术实现步骤摘要】
具有3D结构的半导体存储器装置相关申请的交叉引用本申请要求于2016年8月2日提交的申请号为10-2016-0098284的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
本专利技术的示例性实施例涉及一种半导体装置，并且更特别地，涉及一种具有三维(3D)结构的半导体存储器装置。
技术介绍
由于电子工业的不断进步，因此需要具有改进的性能和更低成本的半导体存储器装置。为了满足这些要求，其中存储器单元以三维结构被设置在多个单元串中的3D半导体存储器装置已经被提出。3D半导体存储器装置提供了半导体存储器装置的集成密度的实质性改进。近来，已经开发各种技术以改进这种3D半导体存储器装置的特性和集成密度。然而，需要进一步改进。
技术实现思路
本专利技术涉及一种改进的三维半导体存储器装置以及用于制造这种装置的一种方法。在实施例中，具有三维(3D)结构的半导体存储器装置可包括：设置在衬底上方的单元区域，其包括单元结构；设置在衬底和单元区域之间的外围电路区域；设置在单元区域上方的上部布线结构；通过单元结构形成的主沟道膜和虚拟沟道膜，其中虚拟沟道膜适于电联接上部布线结构。在实施例中，具有三维(3D)结本文档来自技高网...

【技术保护点】
一种具有三维结构的半导体存储器装置，其包括：单元区域，其设置在衬底上方、包括单元结构；外围电路区域，其设置在所述衬底和所述单元区域之间；上部布线结构，其设置在所述单元区域上方；主沟道膜和虚拟沟道膜，其通过所述单元结构形成，其中所述虚拟沟道膜适于电联接所述上部布线结构和所述外围电路区域。

【技术特征摘要】
2016.08.02 KR 10-2016-00982841.一种具有三维结构的半导体存储器装置，其包括：单元区域，其设置在衬底上方、包括单元结构；外围电路区域，其设置在所述衬底和所述单元区域之间；上部布线结构，其设置在所述单元区域上方；主沟道膜和虚拟沟道膜，其通过所述单元结构形成，其中所述虚拟沟道膜适于电联接所述上部布线结构和所述外围电路区域。2.根据权利要求1所述的半导体存储器装置，其中所述外围电路区域包括：外围电路元件；以及适于电联接所述外围电路元件和所述虚拟沟道膜的下部布线结构。3.根据权利要求2所述的半导体存储器装置，其中所述上部布线结构由具有比所述下部布线结构低的电阻的导电材料形成。4.根据权利要求2所述的半导体存储器装置，其进一步包括适于电联接所述虚拟沟道膜和所述下部布线结构的垂直接触部。5.根据权利要求4所述的半导体存储器装置，其进一步包括半导体图案，其设置在所述外围电路区域和所述单元区域之间并且具有使所述垂直接触部穿过的开口。6.根据权利要求5所述的半导体存储器装置，其中所述开口与所述虚拟沟道膜重叠。7.根据权利要求5所述的半导体存储器装置，其中所述半导体图案包括电联接至所述主沟道膜的共源极区域。8.根据权利要求5所述的半导体存储器装置，其中所述半导体图案包括其中形成有管线沟道膜的管栅电极，所述管线沟道膜电联接两个或更多个主沟道膜。9.根据权利要求2所述的半导体存储器装置，其中所述外围电路元件包括第一外围电路元件和适于接收从所述第一外围电路元件输出的信号的第二外围电路元件，并且其中所述虚拟沟道膜包括：适于电联接所述第一外围电路元件和所述上部布线结构的第一虚拟沟道膜；以及适于电联接所述第二外围电路元件和所述上部布线结构的第二虚拟沟道膜。10.根据权利要求9所述的半导体存储器装置，其...

【专利技术属性】
技术研发人员：卓静美，吴星来，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR