倒装芯片封装协同设计方法技术

本发明专利技术公开一种倒装芯片封装协同设计方法。倒装芯片封装协同设计方法包括：提供所述芯片的输入/输出接垫信息和印刷电路板的连接信息；根据所述芯片的所述输入/输出接垫信息和所述印刷电路板的所述连接信息执行第一输入/输出接垫布置；使用重分布层布线分析装置执行所述芯片的所述第一输入/输出接垫布置的凸块接垫间隙分析，以产生凸块接垫间隙分析结果；根据所述凸块接垫间隙分析结果执行封装的凸块接垫计划，以产生凸块接垫计划结果；以及根据所述凸块接垫计划结果执行所述芯片的第二输入/输出接垫布置，以产生输入/输出接垫布置结果。本发明专利技术所公开的倒装芯片封装协同设计方法，可以提供双向的倒装芯片系统设计流程。

Synergetic design of flip chip packaging

The invention discloses a cooperative design method for the flip chip package. Flip chip package includes collaborative design method: the connection information provided by the chip input / output pad information and printed circuit board; according to the chip, the input / output pad information and the printed circuit board of the connection information to perform the first input / output pad layout; analysis of the use of redistribution apparatus for performing the chip level wiring analysis of the first input / output pad layout of bump pad gap, to produce a bump pad gap analysis; according to the projection pad gap analysis implementation package bump pad plan to produce a bump pad plan and results; according to the bump pads of the chip implementation plan the second input / output pads arranged to generate the input / output pad layout. The invention provides a cooperative design method for the flip chip package, which can provide a two-way design process for the flip chip system.

【技术实现步骤摘要】
倒装芯片封装协同设计方法本专利申请是2014年11月25日提交的，申请号为“201410684986.9”的中国专利技术专利申请的分案申请。
本专利技术有关于一种芯片封装设计方法，特别是有关于一种倒装芯片封装协同设计(flipchippackagingco-design)方法。
技术介绍
使用规则的凸块图案(regularbumppatterns)以进行倒装芯片协同设计的传统方法已被公开，并且在各种文献中都有所讨论，例如美国专利US7117467。然而，传统的方法并不考虑输入/输出(I/O)焊垫和/或重分布层(redistributionlayer，RDL)的要求，由于芯片的输入/输出信息、重分布层信息、和/或电源域信息以及印刷电路版的连接信息没有预先提供，因此不能处理非均匀电源域以改善压降(IRdrops)。因此，传统的方法需要更多的设计周期和更大的芯片尺寸，以及造成更严重的压降。
技术实现思路
有鉴于此，本专利技术提供一种倒装芯片封装协同设计方法。依据本专利技术一实施方式，提供一种倒装芯片封装协同设计方法，包括：提供所述芯片的输入/输出接垫信息和印刷电路板的连接信息；根据所述芯片的所述输入/输出接垫信息和所述印刷电路板的所述连接信息执行第一输入/输出接垫布置；使用重分布层布线分析装置执行所述芯片的所述第一输入/输出接垫布置的凸块接垫间隙分析，以产生凸块接垫间隙分析结果；根据所述凸块接垫间隙分析结果执行封装的凸块接垫计划，以产生凸块接垫计划结果；以及根据所述凸块接垫计划结果执行所述芯片的第二输入/输出接垫布置，以产生输入/输出接垫布置结果。依据本专利技术另一实施方式，提供一种倒装芯片封装协同设计方法，包括：提供所述芯片的电源域信息和输入/输出接垫信息以及印刷电路板的连接信息；根据所述芯片的所述输入/输出接垫信息和所述输入/输出接垫信息以及所述印刷电路板的所述连接信息执行第一输入/输出接垫布置；使用压降分析装置执行所述芯片的多个电源域的凸块接垫计数/位置分析，以产生凸块接垫计数/位置分析结果；根据所述凸块接垫计数/位置分析结果执行封装的凸块接垫计划，以产生凸块接垫计划结果；以及根据所述凸块接垫计划结果执行所述芯片的第二输入/输出接垫布置，以产生输入/输出接垫布置结果。本专利技术所提供的倒装芯片封装协同设计方法，可以提供双向的倒装芯片系统设计流程，能够加快设计周期、提高设计质量以及降低设计成本。对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说，本专利技术的各目的是明显的。附图说明图1为根据本专利技术第一实施例的倒装芯片封装协同设计方法的流程图。图2为根据本专利技术第二实施例的倒装芯片封装协同设计方法的流程图。图3为根据本专利技术第三实施例的倒装芯片封装协同设计方法的流程图。图4为根据本专利技术第四实施例的倒装芯片封装协同设计方法的流程图。图5为根据本专利技术第五实施例的倒装芯片封装协同设计方法的流程图。图6为根据本专利技术第六实施例的倒装芯片封装协同设计方法的流程图。图7为根据本专利技术第七实施例的倒装芯片封装协同设计方法的流程图。图8为根据本专利技术第八实施例的倒装芯片封装协同设计方法的流程图。图9为根据本专利技术第九实施例的倒装芯片封装协同设计方法的流程图。图10为根据本专利技术第十实施例的倒装芯片封装协同设计方法的流程图。图11为根据本专利技术第十一实施例的倒装芯片封装协同设计方法的流程图。图12为根据本专利技术第十二实施例的倒装芯片封装协同设计方法的流程图。具体实施方式在权利要求书及说明书中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本权利要求书及说明书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在权利要求书及说明书中所提及的「包括」为开放式的用语，故应解释成「包括但不限定于」。另外，「耦接」一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表所述第一装置可直接电连接于所述第二装置，或通过其他装置或连接手段间接地电连接至所述第二装置。请参考图1，图1为根据本专利技术第一实施例的倒装芯片封装协同设计方法的流程图，其中倒装芯片应用于片上系统集成电路(SOCintegratedcircuit)。如果可得到大致上相同的结果，则步骤不一定要遵照图1所示的顺序来执行。根据本专利技术第一实施例的倒装芯片封装协同设计方法包括以下步骤：步骤100：开始倒装芯片的芯片-封装-印刷电路板(chip-package-printedcircuitboard)的协同设计。步骤102：提供芯片的输入/输出接垫信息和印刷电路板的连接信息。步骤104：根据芯片的输入/输出接垫信息和印刷电路板的连接信息执行第一输入/输出接垫布置。步骤106：使用重分布层布线分析装置执行芯片的第一输入/输出接垫布置的凸块接垫间隙分析，以产生凸块接垫间隙分析结果。步骤108：根据凸块接垫间隙分析结果执行封装的凸块接垫计划，以产生凸块接垫计划结果。步骤110：审查倒装芯片的印刷电路板的限制；如果产生的凸块接垫计划结果符合印刷电路板的限制，则保持产生的凸块接垫计划结果并跳至步骤112；以及如果产生的凸块接垫计划结果不符合印刷电路板的限制，则回到步骤108以再次执行封装的凸块接垫计划。步骤112：根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置，以产生输入/输出接垫布置结果。步骤114：在执行芯片的第二输入/输出接垫布置之后，审查倒装芯片的芯片限制；如果产生的输入/输出接垫结果符合芯片限制，则保持输入/输出接垫布置结果并跳至步骤116；以及如果产生的输入/输出接垫结果不符合芯片限制，则回到步骤112以再次执行芯片的输入/输出接垫布置。步骤116：通过对输入/输出接垫布置结果执行压降分析，确定输入/输出接垫布置结果是否收敛(converge)到倒装芯片的最终输入/输出接垫布置；如果输入/输出接垫布置结果通过了(pass)压降分析，则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤118；如果输入/输出接垫布置结果不能通过压降分析，则回到步骤108以再次执行封装的凸块接垫计划。步骤118：结束倒装芯片的芯片-封装-印刷电路板的协同设计。简要总结来说，由于提前提供了芯片的输入/输出接垫信息和印刷电路板的连接信息，以及在封装设计之前就确定了输入/输出接垫布置的凸块间距，因此本专利技术的第一实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比，本专利技术的优势在于，提供了双向的倒装芯片协同设计流程，分析了芯片识别凸块间距，加快了设计周期(即更短的设计周期)，提高了设计质量(即更优的压降)，以及降低了设计成本(即更小的芯片尺寸)。值得注意的是，上述实施例仅为说明本专利技术，并非用以限定本专利技术。请参考图2，图2为根据本专利技术第二实施例的倒装芯片封装协同设计方法的流程图，其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果，则步骤不一定要遵照图2所示的顺序来执行。根据本专利技术第二实施例的倒装芯片封装协同设计方法包括以下步骤：步骤200：开始倒装芯片的芯片-封装-印刷电路板的协同设计。步骤202：提供芯片的输入/输出接垫信息和印刷电路板的连接信息。步骤2本文档来自技高网...

【技术保护点】
一种倒装芯片封装协同设计方法，其特征在于，所述倒装芯片封装协同设计方法包括以下步骤：提供所述芯片的输入/输出接垫信息和印刷电路板的连接信息；根据所述芯片的所述输入/输出接垫信息和所述印刷电路板的所述连接信息执行输入/输出接垫布置；使用重分布层布线分析装置执行所述芯片的所述输入/输出接垫布置的凸块接垫间隙分析，以产生凸块接垫间隙分析结果；根据所述凸块接垫间隙分析结果执行封装的凸块接垫计划，以产生凸块接垫计划结果；以及根据所述凸块接垫计划结果调整所述芯片的所述输入/输出接垫布置，以产生输入/输出接垫布置结果。

【技术特征摘要】
2013.12.03 US 61/911,021;2014.11.07 US 14/535,3281.一种倒装芯片封装协同设计方法，其特征在于，所述倒装芯片封装协同设计方法包括以下步骤：提供所述芯片的输入/输出接垫信息和印刷电路板的连接信息；根据所述芯片的所述输入/输出接垫信息和所述印刷电路板的所述连接信息执行输入/输出接垫布置；使用重分布层布线分析装置执行所述芯片的所述输入/输出接垫布置的凸块接垫间隙分析，以产生凸块接垫间隙分析结果；根据所述凸块接垫间隙分析结果执行封装的凸块接垫计划，以产生凸块接垫计划结果；以及根据所述凸块接垫计划结果调整所述芯片的所述输入/输出接垫布置，以产生输入/输出接垫布置结果。2.如权利要求1所述的倒装芯片封装协同设计方法，其特征在于，所述执行输入/输出接垫布置的步骤还根据所述芯片的重分布层布线信息。3.如权利要求1所述的倒装芯片封装协同设计方法，其特征在于，所述执行输入/输出接垫布置的步骤还根据所述芯片的电源域信息。4.如权利要求1所述的倒装芯片封装协同设计方法，其特征在于，所述倒装芯片封装协同设计方法还包括：使用压降分析装置执行所述芯片的多个电源域的凸块接垫计数/位置分析，以产生凸块接垫计数/位置分析结果。5.如权利要求4所述的倒装芯片封装协同设计方法，其特征在于，所述执行封装的凸块接垫计划的步骤，还根据所述凸块接垫计数/位置分析结果来执行。6.如权利要求1所述的倒装芯片封装协同设计方法，其特征在于，所述倒装芯片封装协同设计方法还包括：在执行所述封装的所述凸块接垫计划之后，审查所述倒装芯片的所述印刷电路板的限制；如果产生的所述凸块接垫计划结果符合所述印刷电路板的限制，保持产生的所述凸块接垫计划结果；以及如果产生的所述凸块接垫计划结果不符合所述印刷电路板的限制，再次执行所述封装的所述凸块接垫计划。7.如权利要求1所述的倒装芯片封装协同设计方法，其特征在于，所述倒装芯片封装协同设计方法还包括：在调整所述芯片的所述输入/输出接垫布置之后，审查所述倒装芯片的芯片限制；如果产生的所述输入/输出接垫结果符合所述芯片限制，保持所述输入/输出接垫布置结果；以及如果产生的所述输入/输出接垫结果不符合所述芯片限制，再次执行所述芯片的所述输入/输出接垫布置。8.如权利要求1所述的倒装芯片封装协同设计方法，其特征在于，所述倒装芯片封装协同设计方法还包括：通过对所述输入/输出接垫布置结果执行压降分析，确定所述输入/输出接垫布置结果是否收敛到所述倒装芯片的最终输入/输出接垫布置。9.如权利要求8所述的倒装芯片封装协同设计方法，其特征在于，所述倒装芯片封装协同设计方法还包括：如果所述输入/输出接垫布置结果不能通过所述压降分析，再次执行所述封装的所述凸块接垫计划或者再次使用所述重分布层布线分析装置执行所述凸块接垫间隙分析；以及如果所述输入/输出接垫布置结果通过了所述压降...

【专利技术属性】
技术研发人员：方家伟，黄升佑，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71