包括邻近晶体管的集成结构制造技术

一种集成结构包括具有覆在第一栅极电介质之上的第一可控栅极区域的第一MOS晶体管以及邻近第一MOS晶体管并且具有覆在第一栅极电介质之上的第二可控栅极区域的第二MOS晶体管。公共传导区域覆在第一栅极区域和第二栅极区域之上并且通过第二栅极电介质与其分离。公共传导区域包括定位在第一栅极区域和第二栅极区域的部分之上的连续元件以及从连续元件朝向衬底向下延伸直到第一栅极电介质的分支。分支被定位在第一栅极区域和第二栅极区域之间。

Integrated structure including adjacent transistors

An integrated structure includes a first MOS transistor with a first controllable gate area on the first gate dielectric, and a second MOS transistor adjacent to the first MOS transistor and having a second controllable gate area on the first gate dielectric. The common conduction area is overlaid on the first gate area and the second gate area and is separated by the second gate dielectric. The public conduction area includes a continuous element positioned on the part of the first gate area and the second gate area, and a branch extending from the continuous component toward the substrate to the first gate dielectric. The branch is located between the first gate area and the second gate region.

【技术实现步骤摘要】
包括邻近晶体管的集成结构相关申请的交叉引用本申请要求2014年3月21日提交的法国申请第1452363号的权益，该申请在此通过引用并入本文。
本专利技术的实施例涉及使用MOS晶体管的电路，MOS晶体管是邻近的或者被放置为彼此靠近，例如面对或者基本上面对，并且具有优选地对准的栅极区域。
技术介绍
这样的电路可以例如是具有预设且恒定的节距的重复的电路，诸如在存储器设备(例如，在行和/或列解码器中)，并且特别是在给定存储器单元中结合SRAM(静态随机存取存储器)基本存储器单元与一个或者多个(例如，两个或者四个)非易失性基本存储器单元，特别是双栅极EEPROM(电可擦除和可编程只读存储器)基本存储器单元的存储器设备中使用的电路。此外，例如，放置为靠近彼此的MOS晶体管也可以在SRAM基本存储器单元的反相器中找到。两个邻近MOS晶体管之间的距离通常由指明两个栅极区域之间或者甚至两个晶体管的沟道之间的最小距离的光刻约束条件来进行约束。当以双栅极水平技术制作晶体管时，也会遇到这些缺点，该双栅极水平技术诸如是在给定存储器单元中结合SRAM基本单元与一个或者多个非易失性基本存储器单元(例如，双栅极EE本文档来自技高网...

【技术保护点】
一种集成结构，包括：衬底；第一MOS晶体管，覆在所述衬底之上并且包括通过第一栅极电介质与所述衬底分离的第一可控栅极区域；第二MOS晶体管，邻近所述第一MOS晶体管并且包括通过所述第一栅极电介质与所述衬底分离的第二可控栅极区域；以及公共传导区域，覆在第一可控栅极区域和第二可控栅极区域之上并且通过第二栅极电介质与所述第一可控栅极区域和所述第二可控栅极区域分离，所述公共传导区域包括定位在所述第一可控栅极区域和所述第二可控栅极区域的部分之上的连续元件以及从所述连续元件朝向所述衬底向下延伸直到所述第一栅极电介质的分支，所述分支被定位在所述第一可控栅极区域与所述第二可控栅极区域之间并且与所述第一可控栅极区...

【技术特征摘要】
2014.03.21 FR 14523631.一种集成结构，包括：衬底；第一MOS晶体管，覆在所述衬底之上并且包括通过第一栅极电介质与所述衬底分离的第一可控栅极区域；第二MOS晶体管，邻近所述第一MOS晶体管并且包括通过所述第一栅极电介质与所述衬底分离的第二可控栅极区域；以及公共传导区域，覆在第一可控栅极区域和第二可控栅极区域之上并且通过第二栅极电介质与所述第一可控栅极区域和所述第二可控栅极区域分离，所述公共传导区域包括定位在所述第一可控栅极区域和所述第二可控栅极区域的部分之上的连续元件以及从所述连续元件朝向所述衬底向下延伸直到所述第一栅极电介质的分支，所述分支被定位在所述第一可控栅极区域与所述第二可控栅极区域之间并且与所述第一可控栅极区域和所述第二可控栅极区域二者都间隔开，其中所述第一可控栅极区域横向地延伸到所述公共传导区域的所述连续元件之外并且包括用于耦合至布置在所述第一可控栅极区域之上的第一金属轨部分的第一接触焊盘，以及其中所述第二可控栅极区域横向地延伸到所述公共传导区域的所述连续元件之外并且包括用于耦合至布置在所述第二可控栅极区域之上的第二金属轨部分的第二接触焊盘。2.根据权利要求1所述的结构，其中所述第一可控栅极区域和所述第二可控栅极区域对准。3.根据权利要求1所述的结构，其中到所述第一可控栅极区域和所述第二可控栅极区域的两个面对的轮廓的衬底上的正交突出不具有圆形部分。4.根据权利要求1所述的结构，其中所述第二栅极电介质包括夹置在两个二氧化硅层之间的氮化硅层。5.根据权利要求1所述的结构，其中所述第一可控栅极区域和所述第二可控栅极区域以及所述公共传导区域包括多晶硅。6.根据权利要求1所述的结构，进一步包括与所述第一接触焊盘进行电接触的第一导电接触以及与所述第二接触焊盘进行电接触的第二导电接触，所述公共传导区域被定位在所述第一导电接触和所述第二导电接触之间。7.根据权利要求6所述的结构，进一步包括与所述公共传导区域电接触的附加导电接触。8.一种存储器设备，包括：存储器平面，包含存储器单元的行和列，每个存储器单元包括耦合在一起的SRAM基本存储器单元和非易失性基本存储器单元；以及控制器，被配置为管理所述存储器平面；其中每个非易失性基本存储器单元包括浮置栅极晶体管；以及其中每个SRAM基本存储器单元和/或所述控制器包括集成结构，所述集成结构包括：第一MOS晶体管，包括覆在第一栅极电介质之上的分离的第一可控栅极区域；第二MOS晶体管，邻近所述第一MOS晶体管并且包括覆在所述第一栅极电介质之上的第二可控栅极区域；以及公共传导区域，覆在第一可控栅极区域和第二可控栅极区域之上并且通过第二栅极电介质与所述第一可控栅极区域和所述第二可控栅极区域分离，所述公共传导区域包括定位在所述第一可控栅极区域和所述第二可控栅极区域的部分之上的连续元件以及从所述连续元件向下延伸直到所述第一栅极电介质的分支，所述分支被定位在所述第一可控栅极区域和所述第二可控栅极区域之间并且与所述第一可控栅极区域和所述第二可控栅极区域间隔开，其中所述第一可控栅极区域横向地延伸到所述公共传导区域的所述连续元件之外并且包括用于耦合至布置在所述第一可控栅极区域之上的第一金属轨部分的第一接触焊盘，以及其中所述第二可控栅极区域横向地延伸到所述公共传导区域的所述连续元件之外并且包括用于耦合至布置在所述第二可控栅极区域之上的第二金属轨部分的第二接触焊盘。9.根据权利要求8所述的设备，其中每个SRAM基本存储器单元包括所述集成结构。10.根据权利要求9所述的设备，其中每个SRAM基本存储器单元包括两个交叉耦合的反相器...

【专利技术属性】
技术研发人员：M·巴蒂斯塔，F·塔耶特，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR