反馈锁存器电路制造技术

一种MOS器件包括第一锁存器，第一锁存器被配置有一个锁存器反馈F并且被配置为接收锁存器输入I和锁存器时钟C。第一锁存器被配置为输出Q，其中输出Q是CF、IF和

Feedback latch circuit

A MOS device includes a first latch. The first latch is equipped with a latch to feedback F, and is configured to receive latch input I and latch clock C. The first latch is configured to output Q, where the output Q is CF, IF and

【技术实现步骤摘要】
【国外来华专利技术】反馈锁存器电路相关申请的交叉引用本申请要求2015年6月10日提交的题为“COMPACTDESIGNOFSCANLATCH”的美国专利申请No.14/736,213的权益，其以它的整体通过引用明确并入本文。
本公开一般地涉及一种扫描锁存器设计，并且更特别地涉及一种扫描锁存器的紧凑设计。
技术介绍
扫描锁存器可以在扫描模式期间在扫描链中的主/从配置中与功能锁存器一起使用，其中在与自动测试图样生成(ATPG)有关的测试期间(在扫描模式期间)，扫描锁存器是主器件并且功能锁存器是从器件。功能锁存器可能具有不足的保持裕度用于扫描锁存器。当前需要一种扫描锁存器，其避免了在扫描模式期间在主/从配置中使用扫描锁存器和功能锁存器时与功能锁存器的不足保持裕度有关的问题。另外，当前需要更加面积高效的扫描锁存器。
技术实现思路
在本公开的一方面，一种金属氧化物半导体(MOS)器件包括第一锁存器，第一锁存器被配置有一个锁存器反馈F并且被配置为接收锁存器输入I和锁存器时钟C。第一锁存器被配置为输出Q，其中输出Q是CF、IF和的函数，并且锁存器反馈F是输出Q的函数。锁存器反馈F在功能上可以是输出Q在功能上可以是第一锁本文档来自技高网...

【技术保护点】
一种金属氧化物半导体(MOS)器件，包括：第一锁存器，被配置有一个锁存器反馈F并且被配置为接收锁存器输入I和锁存器时钟C，所述第一锁存器被配置为输出Q，其中所述输出Q是CF、IF和

【技术特征摘要】
【国外来华专利技术】2015.06.10 US 14/736,2131.一种金属氧化物半导体(MOS)器件，包括：第一锁存器，被配置有一个锁存器反馈F并且被配置为接收锁存器输入I和锁存器时钟C，所述第一锁存器被配置为输出Q，其中所述输出Q是CF、IF和的函数，并且所述锁存器反馈F是所述输出Q的函数。2.根据权利要求1所述的MOS器件，其中所述锁存器反馈F在功能上是3.根据权利要求2所述的MOS器件，其中所述输出Q在功能上是4.根据权利要求1所述的MOS器件，其中所述第一锁存器包括串联堆叠的第一晶体管集合，所述第一晶体管集合包括至少五个晶体管。5.根据权利要求4所述的MOS器件，其中所述第一晶体管集合包括至少三个p型MOS(pMOS)晶体管和至少两个n型MOS(nMOS)晶体管。6.根据权利要求4所述的MOS器件，其中所述第一晶体管集合中的每个晶体管耦合到所述锁存器输入I、所述锁存器时钟C、或反相锁存器时钟中的一项。7.根据权利要求4所述的MOS器件，其中所述第一锁存器进一步包括串联堆叠的第二晶体管集合，所述第二晶体管集合包括至少三个晶体管。8.根据权利要求7所述的MOS器件，其中所述第二晶体管集合包括至少两个p型MOS(pMOS)晶体管和至少一个n型MOS(nMOS)晶体管。9.根据权利要求7所述的MOS器件，其中所述第二晶体管集合中的每个晶体管耦合到所述锁存器反馈F、或反相锁存器时钟中的一项。10.根据权利要求7所述的MOS器件，其中所述第一锁存器进一步包括并联的第三晶体管集合，所述第三晶体管集合与所述第二晶体管集合串联堆叠。11.根据权利要求10所述的MOS器件，其中所述第三晶体管集合中的每个晶体管耦合到所述锁存器输入I、或所述锁存器时钟C中的一项。12.根据权利要求1所述的MOS器件，其中所述第一锁存器包括：第一p型MOS(pMOS)晶体管，具有第一pMOS晶体管源极、第一pMOS晶体管栅极和第一pMOS晶体管漏极，所述第一pMOS晶体管栅极耦合到所述锁存器输入I；第二pMOS晶体管，具有第二pMOS晶体管源极、第二pMOS晶体管栅极和第二pMOS晶体管漏极，所述第二pMOS晶体管栅极耦合到反相锁存器时钟所述第二pMOS晶体管源极耦合到所述第一pMOS晶体管源极，所述第二pMOS晶体管漏极耦合到所述第一pMOS晶体管漏极；第一n型MOS(nMOS)晶体管，具有第一nMOS晶体管源极、第一nMOS晶体管栅极和第一nMOS晶体管漏极，所述第一nMOS晶体管漏极耦合到所述第一pMOS晶体管漏极和所述第二pMOS晶体管漏极；以及第二nMOS晶体管，具有第二nMOS晶体管源极、第二nMOS晶体管栅极和第二nMOS晶体管漏极，所述第二nMOS晶体管漏极耦合到所述第一nMOS晶体管源极，所述第二nMOS晶体管源极耦合到第一电压源，其中所述第一nMOS晶体管栅极耦合到所述锁存器输入I或所述反相锁存器时钟中的一项，并且所述第二nMOS晶体管栅极耦合到所述锁存器输入I或所述反相锁存器时钟中的另一项。13.根据权利要求12所述的MOS器件，其中所述第一锁存器进一步包括：第三pMOS晶体管，具有第三pMOS晶体管源极、第三pMOS晶体管栅极和第三pMOS晶体管漏极，所述第三pMOS晶体管源极耦合到第二电压源；以及第四pMOS晶体管，具有第四pMOS晶体管源极、第四pMOS晶体管栅极和第四pMOS晶体管漏极，所述第四pMOS晶体管源极耦合到所述第三pMOS晶体管漏极，所述第四pMOS晶体管漏极耦合到所述第一pMOS晶体管源极和所述第二pMOS晶体管源极，其中所述第三pMOS晶体管栅极耦合到所述锁存器输入I或所述锁存器时钟C中的一项，并且所述第四pMOS晶体管栅极耦合到所述锁存器输入I或所述锁存器时钟C中的另一项。14.根据权利要求13所述的MOS器件，其中所述第一锁存器进一步包括：第三nMOS晶体管，具有第三nMOS晶体管源极、第三nMOS晶体管栅极和第三nMOS晶体管漏极，所述第三nMOS晶体管源极耦合到所述第一电压源，所述第三...

【专利技术属性】
技术研发人员：叶棋，段政宇，S·J·迪兰，A·达塔，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US