晶圆级封装及晶圆级芯片尺寸封装制造技术

减少切割时作用于密封框的应力。本发明专利技术所涉及的晶圆级封装具备：第一晶圆；第二晶圆，其与第一晶圆对置地设置；多个大致矩形的芯片，它们设置于第一晶圆和第二晶圆之间且阵列状地配置；多个密封框，它们隔开规定的间隔设置，并通过包围多个大致矩形的芯片的每一个来密封该芯片；以及连结部，其连结分别密封多个芯片中的角相互对置的芯片的密封框彼此。

Wafer level package and wafer level chip size package

Reduce the stress on the sealing frame when cutting. With wafer level package of the present invention: the first wafer; second wafer, the first wafer installed to face; a plurality of substantially rectangular chip, which is arranged on the first wafer and the second wafer and array configuration; a plurality of sealing box, they prescribed intervals set, and surrounded by many a generally rectangular chip each to seal the chip; and the connecting part, the connecting multiple chips were sealed in the angle opposite the chip sealing frame each other.

【技术实现步骤摘要】
【国外来华专利技术】晶圆级封装及晶圆级芯片尺寸封装
本专利技术涉及晶圆级封装及晶圆级芯片尺寸封装。
技术介绍
近年来，在晶圆的状态下，进行配线或保护膜、端子的形成，之后通过切片等进行分片化并形成封装的晶圆级芯片尺寸封装技术备受关注。在晶圆级芯片尺寸封装中，最终切断晶圆而成的芯片的大小保持原样成为封装的大小，从而能够实现芯片的小型化、轻型化。例如，在专利文献1中公开有如下的技术：在基板晶圆设置多个电子装置，设置包括贯通延伸的多个导电性路径的晶圆盖，通过多个导电性路径与基板晶圆的多个电子装置排列，而使晶圆盖与基板晶圆排列，然后接合。专利文献1：日本专利第2820609号公报在专利文献1所公开的以往的晶圆级封装技术中，排列在晶圆上的电子装置彼此被无缝隙地形成的焊接部划分。因此，在将通过专利文献1所记载的技术制造出的晶圆级封装切断为芯片尺寸的情况下，需要将焊接部分割。因此，因切割时作用于焊接部的应力，容易产生密封不良，从而容易产生良品率降低、可靠性降低。
技术实现思路
本专利技术是鉴于上述的情况而提出的，其目的在于减少切割时作用于密封框的应力。本专利技术的一方面所涉及的晶圆级封装具备：第一晶圆；第二晶圆，其与第一晶圆对置地设置；多个大致矩形的芯片，它们设置于第一晶圆和第二晶圆之间，并呈阵列状配置；多个密封框，它们隔开规定的间隔设置，并通过包围多个大致矩形的芯片的每一个而将该芯片密封；以及连结部，其连结分别密封多个芯片中的角相互对置的芯片的密封框彼此。根据上述的晶圆级封装，密封框彼此分离地设置，因此能够减少因切割而作用于密封框的应力。另外，优选密封框为矩形的形状，连结部连接于密封框的角部。在该情况下，能够使连结部的长度变长，因此能够更进一步减少因切割而作用于密封框的应力。特别是，优选密封框的角部为圆弧状。在该优选的方式中，能够不取决于切割线(Dicingline)的宽度，而调整连结部的长度。另外，优选连结部的宽度窄于上述密封框的宽度。在该优选的方式中，较窄地形成通过切割被切断的连结部，因此能够更进一步减少因切割而作用于密封框的应力。本专利技术的一方面所涉及的晶圆级芯片尺寸封装是通过切割工序切断上述任一方式记载的晶圆级封装具有的连结部而形成的。根据本专利技术，能够减少切割时作用于密封框的应力。附图说明图1是简要地示出本专利技术的第一实施方式所涉及的晶圆级封装的构造的分解立体图。图2是放大图1的区域B的局部放大图。图3是沿图1的A-A′线的剖视图。图4是制造本专利技术的第一实施方式所涉及的晶圆级封装时的工序流程(processflow)。图5与图2对应，是表示本专利技术的第二实施方式所涉及的晶圆级封装的密封框以及连结部的构造的图。具体实施方式[第一实施方式]以下，参照附图对本专利技术的第一实施方式进行说明。图1是简要地示出本专利技术的第一实施方式所涉及的晶圆级封装1的构造的分解立体图。(1.晶圆级封装1的简要结构)如图1所示，该晶圆级封装1具备上侧基板(第二晶圆的一个例子)13和下侧基板(第一晶圆的一个例子)14。上侧基板13以及下侧基板14为圆形的形状。另外，上侧基板13以及下侧基板14设置为相互对置。在下侧基板14上形成有多个大致矩形的器件D。器件D例如为MEMS(微机电系统)、电子电路等半导体芯片。器件D阵列状地配置于下侧基板14的整个面。具体而言，器件D配置的各列在下侧基板4配置有多个，以便相互成为平行。同样地，器件D配置的各行在下侧基板14配置有多个，以便相互成为平行。在本实施方式中，各列或各行所包括的器件D的数量不恒定。具体而言，多行中的中心附近的行所包括的器件D的数量多于外侧的行所包括的器件D的数量。另外，多列中的中心附近的列所包括的器件D的数量多于外侧的列所包括的器件D的数量。由此，器件D配置至下侧基板14的端部。此外，器件D的配置不限定于上述，例如也可以配置为所有的行和列所包括的器件D的数量成为恒定的行列。在多个器件D的每一个的周围形成有密封框F。另外，在下侧基板14形成有连结密封框F彼此的连结部C。(2.密封框F以及连结部C的构造)图2是放大图1的区域B的图。使用图2对密封框F以及连结部C的构造的一个例子进行说明。在以下的说明中，将连结部C1、C2统称为“连结部C”，将密封框F1～F4统称为“密封框F”，还将器件D1～D4统称为“器件D”。密封框F1～F4分别设置为包围器件D1～D4，来密封各器件。在本实施方式中，密封框F1～F4为大致矩形的形状。密封框F1以及F3和F2以及F4隔着规定的间隔d1设置。另外，密封框F1以及F2和F3以及F4隔着规定的间隔d2设置。间隔d1、d2在切割工序中称为被切割刀、激光切断的区域。间隔d1、d2优选大于至少被切割所使用的刀片、激光切断的宽度(切割线)。连结部C1设置于间隔d1以及d2的交点附近。连结部C1连结密封邻接的多个器件D1～D4中的角相互对置的器件D1、D4的密封框F1和F4。连结部C1优选在该密封框F1、F4各自的角部彼此连结密封框F1、F4。由此，能够将连结部C1的长度形成为较长。由此，能够减少在通过切割工序切断连结部C1时作用于密封框F1、F4的应力。连结部C2设置于间隔d1以及d2的交点附近。连结部C2连结密封邻接的多个器件D1～D4中的角相互对置的器件D2、D3的密封框F2和F3。连结部C2优选在该密封框F2、F3各自的角部彼此连结密封框F2、F3。因此，能够将连结部C2的长度形成为较长。由此，能够减少在通过切割工序切断连结部C2时作用于密封框F2、F3的应力。另外，连结部C1、C2在间隔d1、d2的交点附近交叉。连结部C1、C2在交叉的位置形成为一体。这样，利用连结部C连结密封框F彼此，从而能够防止药液侵入上侧基板13以及下侧基板14之间的空间。更具体而言，能够防止例如在湿法(Wet)工序中，药液经由密封框F的缝隙，侵入并残留于上侧基板13以及下侧基板14的缝隙的情况。由此，能够防止残留的药液在其他的工序中渗出或气化而污染设备。另外，能够防止在热处理工序中，残留的药液气化膨胀，从而被引起的晶圆破损。另外，本实施方式所涉及的连结部C连接密封框F的角部彼此，所以能够使连结部C的长度变长。由此，能够减少在通过切割工序切断连结部C时作用于密封框F的应力。另外，优选连结部C的宽度窄于密封框F的宽度。由此，能够更加减少作用于密封框F的切割应力，另外，能够减少废弃材料，因此能够提高耐环境性。另外，例如，在密封框F和上侧基板13以及下侧基板14的接合使用金属接合的情况下，因加热处理产生的线膨胀差，而在密封框F的角部残留有较强的热应力。在密封框F的角部连结连结部C，由此作用于密封框F的角部的残留应力向与连结部C连结的连结位置分散，因此能够抑制热应力引起的密封框破坏。(3.层叠构造)图3是表示图1的A-A′剖视图的一部分的图。A-A′剖面是沿器件D的对角线切断晶圆级封装1的剖面。如图3所示，在本实施方式所涉及的晶圆级封装1中，在下侧基板14上接合有密封框F以及连结部C，进一步在密封框F以及连结部C上覆盖并接合上侧基板13。上侧基板13以及下侧基板14由规定的厚度的硅晶圆、玻璃等形成。密封框F例如由Au(金)膜、Sn(锡)膜、Al(铝)膜、AlCu(铝铜)膜、Ge(锗)膜、树脂等形成。密封框F为了接合上侧基板本文档来自技高网...

【技术保护点】
一种晶圆级封装，其特征在于，具备：第一晶圆；第二晶圆，其与所述第一晶圆对置地设置；多个大致矩形的芯片，该芯片设置于所述第一晶圆和所述第二晶圆之间，并阵列状地配置；多个密封框，所述多个密封框隔开规定的间隔设置，并通过分别包围所述多个大致矩形的芯片而密封该芯片；以及连结部，其将分别密封所述多个芯片中的角相互对置的芯片的密封框彼此连结。

【技术特征摘要】
【国外来华专利技术】2015.06.19 JP 2015-1241471.一种晶圆级封装，其特征在于，具备：第一晶圆；第二晶圆，其与所述第一晶圆对置地设置；多个大致矩形的芯片，该芯片设置于所述第一晶圆和所述第二晶圆之间，并阵列状地配置；多个密封框，所述多个密封框隔开规定的间隔设置，并通过分别包围所述多个大致矩形的芯片而密封该芯片；以及连结部，其将分别密封所述多个芯片中的角相互对置的芯片的密封框彼...

【专利技术属性】
技术研发人员：福光政和，山田修平，
申请(专利权)人：株式会社村田制作所，
类型：发明
国别省市：日本,JP