面向近阈值低电压的时序监测单元及监测系统技术方案

本发明专利技术公开了面向近阈值低电压的时序监测单元及监测系统，涉及基于片上时序检测的自适应频率调节技术，属于集成电路低功耗设计的技术领域。本发明专利技术提供的监测单元以较低的电路成本实现了面向近阈值电压的时监测，通过搭建包含频率控制状态机、锁相环、快速时钟调节模块的监测系统实现系统频率的自适应调节，解决了面向常规电压设计的时序监测电路难以正确工作在近阈值区域以及少有的能面向近阈值电压区工作的时序监测单元面积大且成本高的技术问题。

Time series monitoring unit and monitoring system for near threshold low voltage

The invention discloses a near threshold and low voltage timing monitoring unit and monitoring system, and relates to an adaptive frequency regulation technology based on on-chip time sequence detection, which belongs to the technical field of low power design of integrated circuits. The invention provides a monitoring unit in circuit with low cost to achieve monitoring for near threshold voltage, by adjusting the adaptive building monitoring system frequency control state machine, phase-locked loop, fast clock adjustment module of system frequency, solves the conventional voltage oriented design timing monitoring circuit to work properly in the near threshold regional and rare for technical problems of timing monitoring unit area near threshold voltage and the high cost of work.

【技术实现步骤摘要】
面向近阈值低电压的时序监测单元及监测系统
本专利技术公开了面向近阈值低电压的时序监测单元及监测系统，涉及基于片上时序检测的自适应频率调节技术，属于集成电路低功耗设计的

技术介绍
随着集成电路（IntegratedCircuit,IC）工艺尺寸的逐渐缩小，工艺、电压、温度（Process-Voltage-Temperature,PVT）等偏差对电路的影响也会增大。IC设计者通常会通过预留时序余量的方式保证芯片在最坏情况的PVT环境下也能够正常工作。“最坏情况”是指对电路时序造成负面影响的各种不利因素同时出现的情况，但在芯片实际工作中，最坏情况很少发生甚至不发生，这就导致了设计过于保守，造成了芯片性能和功耗的浪费。片上时序监测技术通过在电路中加入时序监测单元监测PVT偏差对关键路径时序的影响并根据监测的信息自适应地调节工作频率，有效释放预留的时序余量进而提升性能，抑制PVT偏差对电路的影响。片上时序监测技术主要可以分为出错改错型和时序预测型两类。时序预测型监测单元需要在时钟上升沿之前预留一小段时序余量，预留的小段时序余量称为“监测窗口”，如果监测窗口内发生数据跳变，则说明关键路径的时序已经比较紧张，需要做降低频率的处理。时序预测型监测单元由于不需要额外增加系统级的恢复机制而具有优势。传统的时序预测型监测单元通过在关键的数据路径上人为搭建延时链来产生监测窗口，但延时链会带来过大的面积和功耗代价；同时，在近阈值区域，电源电压的下降造成了PVT偏差对电路延时的影响更大甚至使得电路延时的偏差增大数倍，因此在近阈值低电压下更有必要进行在线时序监测来降低PVT偏差的影响。然而，工作电压的降低导致电路的延时性能大大下降，这使得时序监测电路的功能和稳定性都受到极大影响。目前，大部分的时序监测电路都是面向常规电压区设计的，难以正确工作在近阈值区域；极少数的能面向近阈值区工作的时序监测单元则面临晶体管数量太大的问题，从而使得面积代价太高。
技术实现思路
本专利技术的专利技术目的是针对上述
技术介绍
的不足，提供了面向近阈值低电压的时序监测单元及监测系统，以较低的电路成本实现了面向近阈值电压的时监测，通过搭建包含频率控制状态机、锁相环、快速时钟调节模块的监测系统实现系统频率的自适应调节，解决了面向常规电压设计的时序监测电路难以正确工作在近阈值区域以及少有的能面向近阈值电压区工作的时序监测单元面积大且成本高的技术问题。本专利技术为实现上述专利技术目的采用如下技术方案：面向近阈值低电压的时序监测单元，包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、反相器、与非门，第一PMOS管的源端接电源，第一PMOS管的栅端与第一NMOS管的栅端并接后接在关键路径的末端，第一NMOS管的源端接地，第一PMOS管的漏端、第二NMOS管的漏端、第二PMOS管的源端并接在一起，第二NMOS管的源端、第二PMOS管的漏端、第一NMOS管的漏端并接在一起，第二NMOS管的栅端接时钟信号，第二PMOS管的栅端接与时钟信号相非的信号，反相器的输入端接第一PMOS管的漏端，与非门的一个输入端接反相器的输出端，与非门的另一个输入端接第一NMOS管的漏端，与非门在时钟信号低相位时监测关键路径的时序并在关键路径时序紧张时输出预警信号。面向近阈值低电压的监测系统，包括：包含至少一个时序监测单元的时序监测单元组，每个时序监测单元的输入端分别接在一个关键路径的末端，各时序监测单元在时钟信号低相位时监测与其连接的关键路径的时序并在关键路径时序紧张时输出预警信号，动态或门树，其输入端接时序监测单元组的输出端，收到重置信号后进入工作状态，在至少一个时序监测单元输出预警信号时输出表征片上时序紧张的总预警信号，频率控制状态机，其输入端接动态或门树的输出端，在接收到总预警信号时输出降频信号，在有限个时钟周期内未收到总预警信号时输出配置信号，输出重置信号至动态或门树的控制端，锁相环，其输入端接频率控制状态机的输出端，在接收到配置信号时输出拉高频率的信号，快速时钟调节模块，其输入端与频率状态控制机的输出端以及锁相环的输出端相连接，在接收到降频信号后对时钟信号进行频率拉伸并按照监测窗口配置模块输出的监控窗口占空比输出降频处理后的时钟信号至片上主电路及时序监测单元组，在接收到拉高频率的信号时对时钟信号进行频率压缩并按照监测窗口配置模块输出的监控窗口占空比输出升频处理后的时钟信号至片上主电路及时序监测单元组，及，监测窗口配置模块，其输出端与快速时钟调节模块的控制端相连接，输出监控窗口占空比信号至快速时钟调节模块。作为面向近阈值低电压的监测系统的进一步优化方案，频率控制状态机在初始时刻及收到总预警信号后输出重置信号至动态或门树的控制端。作为面向近阈值低电压的监测系统再进一步优化方案，时序监测单元包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、反相器、与非门，第一PMOS管的源端接电源，第一PMOS管的栅端与第一NMOS管的栅端并接后接在关键路径的末端，第一NMOS管的源端接地，第一PMOS管的漏端、第二NMOS管的漏端、第二PMOS管的源端并接在一起，第二NMOS管的源端、第二PMOS管的漏端、第一NMOS管的漏端并接在一起，第二NMOS管的栅端接时钟信号，第二PMOS管的栅端接与时钟信号相非的信号，反相器的输入端接第一PMOS管的漏端，与非门的一个输入端接反相器的输出端，与非门的另一个输入端接第一NMOS管的漏端，与非门在时钟信号低相位时监测关键路径的时序并在关键路径时序紧张时输出预警信号。作为面向近阈值低电压的监测系统再进一步优化方案，动态或门树包括：充电PMOS管，其源端接电源，其栅端接重置信号，栅端接一个时序监测单元输出端的NMOS管，各NMOS管的漏端与充电PMOS管的漏端并接在一起，放电NMOS管，其漏端与各NMOS管的源端并接在一起，其栅端接重置信号，其源端接地，保持NMOS管其漏端接充电PMOS管的漏端，其源端接地，及，反相器，其输入端接保持NMOS管的漏端，其输出端与保持NMOS管的栅端并接后作为动态或门树的输出端。本专利技术采用上述技术方案，具有以下有益效果：（1）本专利技术片上时序监测单元仅用了10个晶体管即可完成时序监测功能，具有结构非常简单、面积小的优势，可有效降低整个自适应系统的面积代价，且本专利技术能在低至近阈值电压工作，从而能够在面向近阈值应用的电路中应用；（2）通过在芯片内实时监测PVT偏差对时序的影响，据此来调节电路工作频率，当时序宽松时可以提高频率，当时序紧张时则拉伸时钟周期以避免时序出错，因此能够有效降低传统集成电路设计中预留的时序余量，从而提高电路性能。附图说明图1为监测系统的示意图。图2为时序监测单元的电路图。图3为时序监测单元的功能时序图。图4为动态或门树的电路图。图5为动态或门树的功能时序图。图6为低电压下自适应频率调节全过程的示意图。图7为整体监测系统的系统结构图。图中标号说明：1为时序监测单元组，2为动态或门树，3为频率控制状态机、4为锁相环，5为快速时钟调节模块，6为监测窗口配置模块，M1为第一PMOS管，M4为第二PMOS管，M2为第一NMOS管，M3为第二NMOS管，INV1为反相器，NAND2为与非门，MOP本文档来自技高网...

【技术保护点】
面向近阈值低电压的时序监测单元，其特征在于，包括：第一PMOS管（M1）、第二PMOS管（M4）、第一NMOS管（M2）、第二NMOS管（M3）、反相器（INV1）、与非门（NAND2），所述第一PMOS管（M1）的源端接电源，第一PMOS管（M1）的栅端与第一NMOS管（M2）的栅端并接后接在关键路径的末端，第一NMOS管（M2）的源端接地，第一PMOS管（M1）的漏端、第二NMOS管（M3）的漏端、第二PMOS管（M4）的源端并接在一起，第二NMOS管（M3）的源端、第二PMOS管（M4）的漏端、第一NMOS管（M2）的漏端并接在一起，第二NMOS管（M3）的栅端接时钟信号，第二PMOS管（M4）的栅端接与时钟信号相非的信号，反相器（INV1）的输入端接第一PMOS管（M1）的漏端，与非门（NAND2）的一个输入端接反相器（INV1）的输出端，与非门（NAND2）的另一个输入端接第一NMOS管（M2）的漏端，与非门（NAND2）在时钟信号低相位时监测关键路径的时序并在关键路径时序紧张时输出预警信号。

【技术特征摘要】
1.面向近阈值低电压的时序监测单元，其特征在于，包括：第一PMOS管（M1）、第二PMOS管（M4）、第一NMOS管（M2）、第二NMOS管（M3）、反相器（INV1）、与非门（NAND2），所述第一PMOS管（M1）的源端接电源，第一PMOS管（M1）的栅端与第一NMOS管（M2）的栅端并接后接在关键路径的末端，第一NMOS管（M2）的源端接地，第一PMOS管（M1）的漏端、第二NMOS管（M3）的漏端、第二PMOS管（M4）的源端并接在一起，第二NMOS管（M3）的源端、第二PMOS管（M4）的漏端、第一NMOS管（M2）的漏端并接在一起，第二NMOS管（M3）的栅端接时钟信号，第二PMOS管（M4）的栅端接与时钟信号相非的信号，反相器（INV1）的输入端接第一PMOS管（M1）的漏端，与非门（NAND2）的一个输入端接反相器（INV1）的输出端，与非门（NAND2）的另一个输入端接第一NMOS管（M2）的漏端，与非门（NAND2）在时钟信号低相位时监测关键路径的时序并在关键路径时序紧张时输出预警信号。2.面向近阈值低电压的监测系统，其特征在于，包括：包含至少一个时序监测单元的时序监测单元组（1），每个时序监测单元的输入端分别接在一个关键路径的末端，各时序监测单元在时钟信号低相位时监测与其连接的关键路径的时序并在关键路径时序紧张时输出预警信号，动态或门树（2），其输入端接时序监测单元组（1）的输出端，收到重置信号后进入工作状态，在至少一个时序监测单元输出预警信号时输出表征片上时序紧张的总预警信号，频率控制状态机（3），其输入端接动态或门树（2）的输出端，在接收到总预警信号时输出降频信号，在有限个时钟周期内未收到总预警信号时输出配置信号，输出重置信号至动态或门树（2）的控制端，锁相环（4），其输入端接频率控制状态机（3）的输出端，在接收到配置信号时输出拉高频率的信号，快速时钟调节模块（5），其输入端与频率状态控制机（3）的输出端以及锁相环（4）的输出端相连接，在接收到降频信号后对时钟信号进行频率拉伸并按照监测窗口配置模块（6）输出的监控窗口占空比输出降频处理后的时钟信号至片上主电路及时序监测单元组（1），在接收到拉高频率的信号时对时钟信号进行频率压缩并按照监测窗口配置模块（6）输出的监控窗...

【专利技术属性】
技术研发人员：单伟伟，毕润东，肖如吉，邵帅，
申请(专利权)人：东南大学，东南大学—无锡集成电路技术研究所，
类型：发明
国别省市：江苏,32