关于可变分频比的分频器制造技术

可以提供一种分频器。分频器可以被配置为根据转变时序信息和分频比信号来产生具有可变周期的分频信号。

A frequency divider with variable frequency division ratio

A frequency divider can be provided. The frequency divider can be configured to produce a variable frequency division signal based on the transition time sequence information and the frequency division ratio signal.

【技术实现步骤摘要】
关于可变分频比的分频器相关申请的交叉引用本申请要求2016年7月18日在韩国知识产权局提交的申请号为10-2016-0090926的韩国申请的优先权，其通过引用整体合并于此。
各种实施例总体而言可以涉及一种半导体电路，且更具体地，涉及一种关于可变分频比的分频器。
技术介绍
半导体电路需要根据内部操作来对外部输入信号(例如，时钟信号)分频。因此，半导体电路具有分频器。由于外部输入信号的占空比对分频器的输出信号或分频信号具有影响，因此需要一种可以响应于各种外部输入信号来执行可靠操作的分频器。
技术实现思路
在本公开的实施例中，可以提供一种分频器。分频器可以被配置为根据转变时序信息和分频比信号来产生具有可变周期的分频信号。附图说明图1是图示根据一个实施例的分频器的配置的示例的代表的示图。图2是图示图1的时序信息发生电路的配置的示例的代表的示图。图3是图示图1的控制电路的配置的示例的代表的示图。图4是图示图1的分频信号发生电路的配置的示例的代表的示图。图5和图6是在例如输入信号具有差分相位的条件下以及在例如输入信号具有单相的条件下，根据本实施例的分频器的操作时序图。图7是图示根据本实施例的用于多相输入的脉冲发生电路的配置的示例的代表的示图。图8和图9是在例如输入信号是多相信号的条件下以及在例如分频比信号具有不同值的条件下，根据本实施例的分频器的操作时序图。图10图示采用具有上面关于图1到图9讨论的各种实施例的分频器的系统的代表的示例的框图。具体实施方式在下文中，下面可以参考附图通过实施例的各种示例来描述根据本公开的具有可变分频比的分频器。各种实施例可以涉及一种分频器，该分频器能够产生具有期望的分频比和占空比的分频信号，而不管输入信号如何。参考图1，根据一个实施例的分频器100可以包括时序信息发生电路200、控制电路300、分频信号发生电路400和分频比信号发生电路500。时序信息发生电路200可以检测输入信号IN的转变时序，并且产生转变时序信号PULSE_OR。尽管下面描述，但是输入信号IN可以包括时钟信号。时序信息发生电路200可以根据时钟信号的相位(单个/差分/多个)来配置。控制电路300可以将通过对转变时序信息或转变时序信号PULSE_OR计数而产生的计数信号与分频比信号RATIO<N-1:0>进行比较，并产生输出控制信号FULL。控制电路300可以根据复位信号RST来复位输出控制信号FULL。分频信号发生电路400可以产生具有与输出控制信号FULL相对应的周期的分频信号CLK_OUT。分频信号发生电路400可以根据复位信号RST来复位分频信号CLK_OUT。分频比信号发生电路500可以根据外部控制信号(例如，命令/地址(C/A))产生分频比信号RATIO<N-1:0>。在一个实施例中，分频比信号发生电路500从分频器自外部接收外部控制信号。图2图示其中时序信息发生电路200接收与具有差分相位的时钟信号(即，第一差分时钟信号CLK和第二差分时钟信号CKLB)相对应的输入信号IN的示例。时序信息发生电路200可以包括第一边沿检测电路210、第二边沿检测电路220和信号组合单元230。第一边沿检测电路210可以产生与第一差分时钟信号CLK的上升沿相对应的第一脉冲信号PULSE_CLK。第一边沿检测电路210可以包括第一逻辑门211到第四逻辑门214。第一逻辑门211到第三逻辑门213可以包括由反相器实现的延迟单元，并且将第一差分时钟信号CLK延迟预设时间。第四逻辑门214可以对第一差分时钟信号CLK和第三逻辑门213的输出信号执行与运算，并且将运算结果输出为第一脉冲信号PULSE_CLK。第二边沿检测电路220可以产生与第二差分时钟信号CLKB的上升沿相对应的第二脉冲信号PULSE_CLKB。第二边沿检测电路220可以包括第一逻辑门221到第四逻辑门224。第一逻辑门221到第三逻辑门223可以包括由反相器实现的延迟单元，并且将第二差分时钟信号CLKB延迟预设时间。第四逻辑门224可以对第二差分时钟信号CLKB和第三逻辑门223的输出信号执行与运算，并且将运算结果输出为第二脉冲信号PULSE_CLKB。信号组合单元230可以对第一脉冲信号PULSE_CLK和第二脉冲信号PULSE_CLKB执行或运算，并且将运算结果输出为转变时序信号PULSE_OR。参考图3，控制电路300可以包括计数器310、或门320和比较器330。计数器310可以通过对转变时序信号PULSE_OR进行计数来产生计数信号CNT<N-1:0>。当复位信号RST和输出控制信号FULL中的任意一个具有激活电平(例如，高电平)时，或门320可以复位计数信号CNT<N-1:0>的值。此外，信号的逻辑电平可以与所描述的逻辑电平不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。比较器330可以将计数信号CNT<N-1:0>的值与分频比信号RATIO<N-1:0>的值进行比较，并且当两个值彼此一致时使能输出控制信号FULL。比较器330可以包括多个同或(XNOR)门331和与门332。多个同或门331可以接收计数信号CNT<N-1:0>的各个比特位以及分频比信号RATIO<N-1:0>的各个比特位。与门332可以对多个同或门331的输出执行与运算，并且将运算结果输出为输出控制信号FULL。参考图4，每当输出控制信号FULL的脉冲产生时，分频信号发生电路400可以使其输出信号或分频信号CLK_OUT反相，从而产生具有恒定占空比(例如但不限于，50:50)的分频信号CLK_OUT。分频信号发生电路400可以包括触发器350和反相器360。触发器350可以根据输出控制信号FULL的上升沿来输出分频信号CLK_OUT的反相信号或反相器360的输出。反相器360可以反相分频信号CLK_OUT。触发器350还可以接收复位信号RST。以下，将参考图5来描述在例如输入信号IN具有差分相位的情况下，根据本实施例的分频器100的操作。此时，例如，假设分频比信号RATIO<2:0>被设置为二进制值“101”或十进制值“5”。因此，可以产生具有第一差分时钟信号CLK和第二差分时钟信号CLKB的上升转变时序信息的转变时序信号PULSE_OR。由于分频比信号RATIO<2:0>的值为“101”，所以每当计数信号CNT<2:0>的值为“101”时，就可以以高电平脉冲的形式产生输出控制信号FULL。每当输出控制信号FULL的脉冲产生时，计数信号CNT<2:0>的值可以被复位为“000”。当输入信号IN的相位数量由“M”来表示而分频信号RATIO<2:0>的十进制值由“K”来表示时，分频比可以被定义为2*K/M。此时，由于M是本文档来自技高网...

【技术保护点】
一种分频器，包括：时序信息发生电路，被配置为产生输入信号的转变时序信息；控制电路，被配置为根据所述转变时序信息和分频比信号来产生输出控制信号；以及分频信号发生电路，被配置为根据所述输出控制信号来产生具有可变周期的分频信号。

【技术特征摘要】
2016.07.18 KR 10-2016-00909261.一种分频器，包括：时序信息发生电路，被配置为产生输入信号的转变时序信息；控制电路，被配置为根据所述转变时序信息和分频比信号来产生输出控制信号；以及分频信号发生电路，被配置为根据所述输出控制信号来产生具有可变周期的分频信号。2.根据权利要求1所述的分频器，其中，所述时序信息发生电路将转变时序信号作为所述转变时序信息提供给所述控制电路，所述转变时序信号根据所述输入信号的边沿来产生。3.根据权利要求1所述的分频器，其中，具有单相的时钟信号或具有不同相位的多个时钟信号作为所述输入信号被输入。4.根据权利要求3所述的分频器，其中，所述时序信息发生电路包括：第一边沿检测电路，被配置为产生与所述多个时钟信号之中的第一时钟信号的上升沿相对应的第一脉冲信号；第二边沿检测电路，被配置为产生与所述多个时钟信号之中的第二时钟信号的上升沿相对应的第二脉冲信号；以及信号组合单元，被配置为对所述第一脉冲信号和第二脉冲信号执行或运算，以及将运算结果输出为所述转变时序信息。5.根据权利要求1所述的分频器，其中，所述控制电路包括：计数器，被配置为通过对所述转变时序信息进行计数来产生计数信号；以及比较器，被配置为通过将所述计数信号和所述分频比信号进行比较来产生所述输出控制信号。6.根据权利要求5所述的分频器，其中，所述比较器基于所述计数信号的值和所述分频比信号的值彼此一致来使能所述输出控制信号。7.根据权利要求5所述的分频器，还包括逻辑门，所述逻辑门被配置为基于复位信号和所述输出控制信号中的任意一个具有激活电平来复位所述计数信号的值。8.根据权利要求1所述的分频器，其中，每当所述输出控制信号的脉冲产生时，所述分频信号发生电路通过使其输出信号反相来产生所述分频信号。9.一种分频器，包括：时序信息发生电路，被配置为根据输入信号的边沿来产生转变时序信号；分频比信号发生电路，被配置为基于外部控制信号来产生分频比信号；控制电路，被配置为将所述分频比信号与通过对所述转变时序信号进行计数而产生的计数信号进行比较，以及产生输出控制信号；以及分频信号发生电路，被配置为根据所述输出控制信号来产生具有可变周期的分频信号。10.根据权利要求9所述的分频器，其中，具有单相的时钟信号或具有不同相位的多个时钟信号作为所述输入信号被输入。11.根据权利要求10所述的分频器，其中，所述时序信息发生电路包括：第一边沿检测电路，被配...

【专利技术属性】
技术研发人员：郑仁和，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR