高速双模分频器制造技术

描述的装置包括多个逻辑单元，布置在环中，其中，来自多个逻辑单元的每个逻辑单元的输出端子耦合至来自多个逻辑单元的下个逻辑单元的输入端子，其中，多个逻辑单元包括第一多个输入逻辑单元，其具有耦合至来自多个逻辑单元的至少两个输出端子的输入节点；以及耦合至多个逻辑单元的输出端子的多个锁存单元。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】
技术介绍
分频器用于分割信号的频率。例如，振荡器的输出可以由分频器分割为相对于振荡器的输出频率更慢的频率周期的信号。很多高性能计算和/或通信系统以精细分辨率使用片上系统时钟频率，例如以10至10Hz的数量级。一般而言，系统时钟由锁相环(PLL)产生。用于PLL的参考输入时钟一般由固定频率晶体振荡器提供。由于固定了参考时钟的输入频率，因此产生更精细系统时钟频率的一个方式是选择更低的参考时钟频率，并使用具有尽可能大的分频比的整数分频器来分割PLL的输出时钟频率，以产生具有与参考时钟频率相同的频率的反馈时钟信号。然而，使用具有大分频比的整数分频器和更低参考时钟频率的该方法限制了设计空间。例如，在PLL输出时钟中产生更精细的频率步进成为挑战。使用具有大分频比的整数分频器的方法和装置还使系统时钟的分辨率被尽可能最低的参考时钟频率限制。当PLL的振荡器的频率高时，例如可以用于芯片间链接的用于高速输入-输出(I/O)电路的PLL，设计单模分频器是不平凡的，更不用说双模分频器。【附图说明】从下文给出的【具体实施方式】，并从本公开的各种实施例的附图，将更完全理解本公开的实施例，这不应被认为将本公开限制为具体实施例，而仅用于解释和理解。图1是根据本公开的一个实施例的包括高速双模分频器(HSDMD)的时钟产生单J L ο图2是根据本公开的一个实施例的HSDMD。图3A是根据本公开的一个实施例的用二分割模式的HSDMD的可操作部分。图3B是根据本公开的一个实施例的图3A的HSDMD的可操作部分的时序图。图4A是根据本公开的一个实施例的用三分割模式的HSDMD的可操作部分的过渡表。图4B是根据本公开的一个实施例的图4A的用三分割模式的HSDMD的可操作部分的时序图。图5A是根据本公开的一个实施例的用于HSDMD的时钟门控与非门。图5B是根据本公开的另一个实施例的用于HSDMD的时钟门控与非门。图6是根据本公开的一个实施例的包括具有HSDMD的处理器的智能设备的系统级图。【具体实施方式】在一个实施例中，可以用小数分频器产生精细的频率分辨率。例如，PLL反馈分频器比可以被动态调制，使得平均PLL分频器比可以是小数。在一个实施例中，反馈分频器可以由sigma-delta调制器调制。在一个实施例中，分频器是高速双模分频器(HSDMD)，包括:布置在环中的多个逻辑单元(例如逆变器、时钟门控与非门和/或或非门)，其中，来自多个逻辑单元的每个逻辑单元的输出端子耦合至来自多个逻辑单元的下个逻辑单元的输入端子，其中，多个逻辑单元包括第一多个输入逻辑单元(例如时钟门控与非门或者时钟门控或非门)，具有耦合至来自多个逻辑单元的逻辑单元的至少两个输出端子的输入节点。在一个实施例中，HSDMD还包括耦合至多个逻辑单元的输出端子的多个锁存单元(例如背靠背耦合的逆变器)。在一个实施例中，逻辑单元由互补时钟信号进行门控，使得连续逻辑单元由交替互补时钟信号进行门控。例如，第一逻辑单元由时钟和clock_b信号(clock_b是时钟的反相)进行门控，并且紧接着耦合至第一逻辑单元的第二逻辑单元由clock_b和时钟信号进行门控。在一个实施例中，HSDMD可操作来根据控制信号的信号电平用N和/或N+1分割时钟信号，其中“N”是整数。本文讨论的实施例得到高速分频器，因为其简化的设计，功耗比基于当前模式逻辑(CML)的分频器低，产生多相时钟信号，对于输出时钟信号产生实质上接近50%的占空比，能够被用作小数分频器以及整数分频器等。本公开的实施例还解决了在高速应用中(例如高速I/O信令中)奇数比分频器或者双模分频器的速度瓶颈。其他技术效果将由本文讨论的各种实施例证明。本文的术语“占空比”是指信号在该信号的一个周期中逻辑高的时间的量。例如，25%的占空比意味着信号在25%的总周期是逻辑高，在75%的总信号周期是逻辑低。同样，50%的占空比意味着信号对于总信号周期的一半是逻辑高，对于总信号周期的一半是逻辑低。本文的术语“晃动”是指由振荡器产生的时钟信号中最小的瞬间晃动。本文的术语“实质上”、“接近”、“约”是指在目标值的+/-20 %内。在下面的说明中，讨论了大量细节以提供对本公开实施例的更彻底的解释。然而对于本领域的技术人员明显的是，可以实践本公开的实施例而不用这些具体的细节。在其他实例中，周知的构造和设备以框图形式，而非以细节示出，以避免使本公开的实施例模糊。要注意的是，在实施例的对应的附图中，信号由线代表。一些线可以更粗，以表明多成分信号路径；和/或在一个以上的端部具有箭头，以表明主要的信息流动方向。该指示不意图是限制性的。相反，线与一个或多个示例性实施例连接使用，以便于更容易理解电路或者逻辑单元。由设计需要或者偏好所指示的任何代表的信号可以实际上包括可以在任一方向行进的一个或多个信号，并可以用任何适当类型的信号方案来实现。遍及说明书和权利要求中，术语“连接”意味着连接的事物之间的直接的电连接，而没有任何中间设备。术语“耦合”意味着要么在连接的事物之间的直接的电连接，要么通过一个或多个无源或者有源中间设备间接连接。术语“电路”意味着被布置为彼此合作以提供期望的功能的一个或多个无源和/或有源部件。术语“信号”意味着至少一个电流信号、电压信号或者数据/时钟信号。“所述”的意思包括复数。“在……中”的意思包括“在……中”和“在……上”。如本文使用的那样，除非明确指明，否则使用序数形容词“第一”、“第二”、以及“第三”等来说明常见对象仅仅表明相似对象的不同实例被提及，并非意图暗指这样说明的对象必须是给定的序列，无论时间上、空间上，以排名或者以任何其他方式。出于本文描述的实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和基端(bulk terminal) 0源极和漏极端子可以是相同的端子，并且本文中是互换使用的。本领域的技术人员应当理解的是可以使用其他晶体管，例如双极晶体管——BJT PNP/NPN、BiCMOS、CMOS、eFET等，而没有脱离本公开的范围。本文的术语“丽”表明N型晶体管(例如NMOS、NPN BJT等)，并且术语“MP”表明P型晶体管(例如PM0S、PNP BJT 等)。图1是根据本公开的一个实施例的包括HSDMD 104的时钟产生单元100。在一个实施例中，时钟产生单元100包括相位检测器101、环路滤波器102、振荡器103、以及HSDMD104和/或可编程“M”分频器109，其中“M”是整数。在一个实施例中，可编程分频器109可操作来与HSDMD104组合，以实现更广范围的频率可编程性。在一个实施例中，可编程“M”分频器109耦合至相位检测器101和HSDMD 104。HSDMD 104示出为PLL的部分，但其也可以置于PLL外。在一个实施例中，时钟产生单元100是数字锁相环(DPLL)。在一个实施例中，时钟产生单元100是混合信号PLL，例如自偏置PLL。在其他实施例中，可以使用带有本文说明的HSDMD 104的实施例的其他架构的PLL。为了不使实施例模糊，时钟产生单元100的其他部件没有详细公开。相位检测器101接收参考时钟，并与由HSDMD 104产生的反馈时钟106比较，以确定振荡器103与本文档来自技高网...

【技术保护点】
一种装置，包括：多个逻辑单元，其布置在环中，其中，来自所述多个逻辑单元的每个逻辑单元的输出端子耦合至来自所述多个逻辑单元的下个逻辑单元的输入端子，其中，所述多个逻辑单元包括第一多个输入逻辑单元，其具有耦合至来自所述多个逻辑单元的逻辑单元的至少两个输出端子的输入节点；以及耦合至所述多个逻辑单元的所述输出端子的多个锁存单元。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：李胜高，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US