特高频双模预分频电路结构及其集成电路芯片结构制造技术

本发明专利技术涉及一种特高频双模预分频电路结构及其集成电路芯片结构，属于电路结构技术领域。该特高频双模预分频电路结构包括反馈回路和多级分频回路，反馈回路的输入端连接待分频的输入信号，反馈回路的输出端连接多级分频回路的输入端，多级分频回路的输出端为分频信号输出端。从而提供一种使用ECL电路结构替代CMOS工艺实现的预分频结构。并进一步对集成电路芯片结构进行改进，在P型衬底层和金属层之间增加N型阱，N型阱与金属层和衬底层之间分别形成有第一寄生电容和第二寄生电容，从而实现有效提升发射极耦合逻辑电路结构预分频器的频响特性，提高电路在特高频信号下工作的响应速度的特高频双模预分频电路结构及其集成电路芯片结构。

【技术实现步骤摘要】
特高频双模预分频电路结构及其集成电路芯片结构
本专利技术涉及电路结构
，特别涉及分频电路结构
，具体是指一种特高频双模预分频电路结构及其集成电路芯片结构。
技术介绍
图1为一个数字式频率合成器的原理框图，其中：PD为鉴相器模块；LPF为低通滤波器模块；VCO为压控振荡器模块。参照图1，可以通过如下过程推导出fvco的输出频率。设N为脉冲吞除可变分频器的分频比，A为脉冲吞咽计数器的分频比，fr为进入鉴相器的参考频率，M/（M+1）为预分频器的分频比。采用÷M/M+1的双模前置分频器，将fvco进行A次（M+1）分频和（N-A）次M分频。因此，VCO的输出频率为：fvco=[(N-A)×M+A×(M+1)]×fr=（M×N+A）×fr，A值改变1，fvco值改变fr，从而使得VCO的输出频率步进变小，可以获得更多的频点输出。整个的分频比可以使用以下公式计算：fvco=（M×N+A）×fosc÷R（A<N），其中，fvco为外部VCO的输出频率；N为二进制11位可变程序计数器的预置分频比（3~2047）；A为二进制7位吞咽计数器的预置分频比（0~127）；fosc为参考晶振的频率（3~40MHz）；R为二进制14位可变程序参考计数器的预置分频比（3~16383）；M为双模预分频器的预置分频比（64/65或128/129）。如果频率合成器是工作在300MHz以下的高频（<30MHz）或甚高频（<300MHz），那么整个系统可以在CMOS工艺平台上实现。但是当工作频率上升到特高频（>300MHz）或以上时，对分频器电路（尤其是预分频电路）提出了很高的要求，预分频电路工作的一些性能指标，比如相位延迟，噪声等，对整个频率合成器的精度有着直接而重要的影响。当上升到特高频以后，比如1GHz以上，再采用CMOS工艺的数字电路来实现预分频是不明智的。因为CMOS工艺的数字电路工作在全摆幅，比如电源电压是3V，那么全摆幅就是在0~3V之间，这会造成频率响应时间延长，处理的信号频率越高，相位延迟越严重，直接导致预分频器的输出信号质量下降，严重时影响到频率合成器的正常工作。在甚高频及以上的信号分频器当中，预分频电路可以采用ECL（EmitterCoupleLogic，发射极耦合逻辑电路）结构来实现。但是在现有的BICMOS（BipolarCMOS）工艺上，即使是采用最小寄生电容，最好fT（特征频率）的单管NPN来实现ECL结构，其频响还是会受到制约，所以特高频以上的信号预分频电路，采用SOI工艺（Silicon-On-Insulator，绝缘衬底上的硅）来实现是一个可行的方法。但在SOI工艺尚不成熟的情况下，如何利用现有BICMOS工艺的改进来改善频响特性，成为本
中亟需解决的重要问题。
技术实现思路
本专利技术的目的是克服了上述现有技术中的缺点，提供一种在使用发射极耦合逻辑电路结构替代CMOS工艺的数字电路实现预分频结构，并对集成电路芯片结构进行改进，从而有效提升发射极耦合逻辑电路结构预分频器的频响特性，提高电路在特高频信号下工作的响应速度，且结构简单，成本低廉，应用范围较为广泛的特高频双模预分频电路结构及其集成电路芯片结构。为了实现上述的目的，本专利技术的特高频双模预分频电路结构具有如下构成：该电路结构包括反馈回路和多级分频回路，所述的反馈回路的输入端连接待分频的输入信号，所述的反馈回路的输出端连接所述的多级分频回路的输入端，所述的多级分频回路的输出端为分频信号输出端。该特高频双模预分频电路结构中，所述的多级分频回路为由五个二分频器顺序连接形成的五级二分频回路，所述的五个二分频器的输出信号都通过判断器连接所述的反馈回路。该特高频双模预分频电路结构中，所述的二分频器包括两个收尾相连的发射极耦合分频电路。该特高频双模预分频电路结构中，所述的五级二分频回路还包括第一开关电路和第二开关电路，所述的第一开关电路连接于所述的五级二分频回路中的第五级二分频器，所述的第二开关电路连接于所述的判断器。该特高频双模预分频电路结构中，所述的判断器的输出端为吞除脉冲控制信号输出端。本专利技术还提供一种具有所述的特高频双模预分频电路结构的集成电路芯片结构，所述的芯片结构包括P型衬底层和形成于所述的P型衬底层之上的并具有所述的特高频双模预分频电路结构的金属层，所述的集成电路芯片结构还具有形成于所述的衬底层和金属层之间的N型阱，所述的N型阱与所述的金属层和衬底层之间分别形成有第一寄生电容和第二寄生电容。采用了该专利技术的特高频双模预分频电路结构及其集成电路芯片结构，其电路结构包括反馈回路和多级分频回路，所述的反馈回路的输入端连接待分频的输入信号，所述的反馈回路的输出端连接所述的多级分频回路的输入端，所述的多级分频回路的输出端为分频信号输出端。从而提供一种使用发射极耦合逻辑电路结构替代CMOS工艺的数字电路实现预分频结构。并进一步对集成电路芯片结构进行改进，在集成电路芯片结构的P型衬底层和形成于所述的P型衬底层之上的金属层之间增加N型阱，N型阱与所述的金属层和衬底层之间分别形成有第一寄生电容和第二寄生电容。从而实现有效提升发射极耦合逻辑电路结构预分频器的频响特性，提高电路在特高频信号下工作的响应速度的特高频双模预分频电路结构及其集成电路芯片结构。且本专利技术的特高频双模预分频电路结构及其集成电路芯片结构，其结构简单，成本低廉，应用范围也较为广泛。附图说明图1为数字式频率合成器的原理框图。图2为本专利技术的特高频双模预分频电路结构的示意图。图3为本专利技术的特高频双模预分频电路的集成电路芯片压点纵向结构示意图。图4为发射极耦合二分频器形成示意图。图5为发射极耦合二分频器功能仿真波形图。图6为本专利技术的特高频双模预分频电路结构在A20=“H”时：A10=“L”，64分频；A10=“H”，65分频的仿真波形图。图7为本专利技术的特高频双模预分频电路结构在A20=“L”时：A10=“L”，128分频；A10=“H”，129分频的仿真波形图。图8为常见的集成电路芯片设计的压点纵向结构示意图。图9为本专利技术的集成电路芯片和现有技术中的集成电路芯片的预分频电路的频率响应仿真波形对比示意图。具体实施方式为了能够更清楚地理解本专利技术的技术页面，特举以下实施例详细说明。请参阅图2所示，为本专利技术的特高频双模预分频电路结构的示意图。在一种实施方式中，该特高频双模预分频电路结构包括反馈回路和多级分频回路。所述的反馈回路的输入端连接待分频的输入信号，所述的反馈回路的输出端连接所述的多级分频回路的输入端，所述的多级分频回路的输出端为分频信号输出端。在一种优选的实施方式中，所述的多级分频回路为由五个二分频器顺序连接形成的五级二分频回路，所述的五个二分频器的输出信号都通过判断器连接所述的反馈回路。所述的二分频器包括两个收尾相连的发射极耦合分频电路。所述的五级二分频回路还包括第一开关电路和第二开关电路，所述的第一开关电路连接于所述的五级二分频回路中的第五级二分频器，所述的第二开关电路连接于所述的判断器。该判断器的输出端为吞除脉冲控制信号输出端。本专利技术还提供一种具有所述的特高频双模预分频电路结构的集成电路芯片结构，如图3所示，所述的芯片结构包括P型衬底层和形成于所述的P型衬底层之上的本文档来自技高网...

【技术保护点】
一种特高频双模预分频电路结构，其特征在于，所述的电路结构包括反馈回路和多级分频回路，所述的反馈回路的输入端连接待分频的输入信号，所述的反馈回路的输出端连接所述的多级分频回路的输入端，所述的多级分频回路的输出端为分频信号输出端。

【技术特征摘要】
1.一种具有特高频双模预分频电路结构的集成电路芯片，所述的芯片包括P型衬底层和形成于所述的P型衬底层之上的金属层，其特征在于，该金属层具有所述的特高频双模预分频电路，所述的特高频双模预分频电路包括反馈回路和多级分频回路，所述的反馈回路的输入端连接待分频的输入信号，所述的反馈回路的输出端连接所述的多级分频回路的输入端，所述的多级分频回路的输出端为分频信号输出端，所述的多级分频回路为由五个二分频器顺序连接形成的五级二分频回路，所述的五个二分频器的输出信号都通过判断器连接所述的反馈回路...

【专利技术属性】
技术研发人员：黄立朝，刘冰，周景晖，程学农，
申请(专利权)人：无锡华润矽科微电子有限公司，
类型：发明
国别省市：