高速低功耗真单相时钟双模预分频器制造技术

本发明专利技术公开一种高速低功耗真单相时钟双模预分频器，包括由多个静态CMOSD触发器组成的触发器单元、模式切换控制单元和自适应功耗控制单元，静态CMOSD触发器采用同步触发，静态CMOSD触发器的CK端接输入时钟，静态CMOSD触发器的D端接模式切换控制单元的输出；模式切换控制单元的输入接分频及模式控制端和触发器单元的输出；自适应功耗控制单元的输入接模块电源关断控制字和模式切换控制单元的输出。本发明专利技术的D触发器采用有比逻辑降低电容负载来提高工作速度，在同等高速下真单相时钟较电流模逻辑结构的电流由毫安级降为微安级，自适应功耗控制模式根据总分频比配置使双模预分频器功耗进一步节省15～50%。

【技术实现步骤摘要】

本专利技术涉及PLL结构的频率合成器，具体是一种高速低功耗真单相时钟双模预分频器。
技术介绍
在无线通信系统中，接收系统需要将已调制的射频或微波信号还原成原始信号或数据，而在发射系统中，则需要将信号或数据调制到射频或微波频率上，以便于远距离传播。在接收和发送过程中，都离不开本机振荡信号，将接收信号下变频和将发射信号上变频。本机振荡信号通常通过基于锁相环的频率合成器来产生，频率合成器通常包括压 控振荡器，含电荷泵的鉴频鉴相器，多模分频器，环路滤波器。当接收的无线信号信道改变或者发射信号需要改变频率时，通过配置多模分频器的分频比N，使压控振荡器的振荡频率通过锁相环锁定到参考晶振频率的N倍，即所需要的振荡频率处。多模分频器，可理解为一组高频时钟工作的计数器，可以任意配置计数值。目前常用的结构有脉冲吞咽式和2/3级联结构，脉冲吞咽式结构如附图I所示，可编程的主、辅计数器负责双模预分频器的模式切换，经过N分频的时钟经主计数器输出，N=MXP+A。但是在传统的高速脉冲吞咽式结构中，第一级的双模预分频采用电流模逻辑电路实现，模块消耗的功耗成为决定芯片功耗的关键模块之一，不利于应用于移动便携设备等低功耗场合。电流模逻辑的D锁存器如图2所示，采用电流源供电，故静态功耗等于工作功耗，且在高频工作中，为了保证工作速度和一定的输出幅度，功耗成指数的增长。两种结构中的双模分频器，都不能在分频比切换时，自适用的关断一些不需使用的D触发器，来进一步降低功耗。
技术实现思路
本专利技术的目的是提供一种高速低功耗真单相时钟双模预分频器，极大的降低传统电流模结构的功耗，同时通过采用有比逻辑和逻辑D触发器结构，使传统的真单相时钟结构的分频器工作频率大大提高，再通过优化电路，减少电路晶体管的数目，同时加入自适应功耗管理模块，在分频比切换时，关断无需使用的D触发器，进一步降低双模预分频器的功耗。按照本专利技术提供的技术方案，所述高速低功耗真单相时钟双模预分频器包括由多个静态CMOS D触发器组成的触发器单元、模式切换控制单元和自适应功耗控制单元，静态CMOS D触发器采用同步触发，静态CMOS D触发器的CK端接输入时钟，静态CMOS D触发器的D端接模式切换控制单元的输出；模式切换控制单元的输入接分频及模式控制端和触发器单元的输出；自适应功耗控制单元的输入接模块电源关断控制字和模式切换控制单元的输出。所述自适应功耗控制单元的输出连接每个静态CMOS D触发器的电源关断端。进一步的，所述触发器单元包括4个真单相时钟的D触发器，D触发器采用有比逻辑电路，减小晶体管数目，减小关键节点负载电容而提高工作速度。 所述模式切换控制单元用于切换双模预分频器的分频比P、P+1，控制双模预分频器使之工作在P或P+1模式，其中P为4或8，完成工作分频比配置。所述自适应功耗控制单元根据预分频的分频比为4时，关断第3个、第4个D触发器，分频比为8时，关断第3个D触发器。所述触发器单元包括第一 D触发器、第二 D触发器、第三D触发器、第四D触发器，模式切换控制单元包括或门、第一与非门、第二与非门、第一双路选择器、第二双路选择器，自适应功耗控制单元包括非门、第四与非门，模式切换控制单元和自适应功耗控制单元共用第三与非门；第一 D触发器的D端连接第一与非门的输出，第一 D触发器的Q端接第二 D触发器的D端和第二双路选择器的第二输入端，第一 D触发器的电源关断端接非门的输出，第一 D触发器的QN端接第四D触发器的CK，第二 D触发器的Q端接第一与非门的输入，第二D触发器的电源关断端接非门的输出，第二 D触发器的QN端接第二与非门的输入，第三D触发器的D端接第二与非门的输出，第三D触发器的Q端接或门的输入，第三D触发器的电源关断端接第三与非门的输出，所述第一 D触发器的CK端、第二 D触发器的CK端、第三D触发器的CK端连接输入时钟，第四D触发器的D端接自身的QN端，第四D触发器的Q端接第一双路选择器的第一输入端和第二双路选择器的第一输入端，第四D触发器的电源关断端接第四与非门的输出，或门的输出连接第一与非门的输入，第二与非门输入还连接分频比控制字和第一双路选择器输出，第一双路选择器第二输入端接分频比控制字，第一双路选择器选择端和第二双路选择器选择端接模式控制字，第二双路选择器输出端输出模块输出时钟，第三与非门输入端连接第一双路选择器输出、分频比控制字、模块电源关断控制字，非门输入接模块电源关断控制字，第四与非门输入接模块电源关断控制字和模式控制字；其中第一 D触发器、第二 D触发器、第三D触发器和或门、第一与非门、第二与非门构成4/5双模预分频器，而加上当作2分频的第四D触发器和第一双路选择器、第二双路选择器，则构成8/9双模预分频器；模式控制字通过控制第四与非门来打开或关闭第四D触发器，同时通过选择第一双路选择器、第二双路选择器的输出，来完成4/5或8/9工作模式的切换；分频比控制字控制第三与非门和模式控制字控制第四与非门，实现自适应的功耗控制，当模式控制字为高电平时，分频比控制字为低电平时，预分频工作在8分频，此时，第三与非门输出高电平关断第三D触发器，节能25% ；当模式控制字和分频比控制字都为低电平时，预分频器工作在4分频，此时第三与非门输出高电平关断第三D触发器，第四与非门输出高电平关断第四D触发器，节能50%。所述D触发器包括第一 NMOS管栅极接D触发器的D端，第一 NMOS管漏极和第二PMOS管漏极接第二 NMOS管栅极、第四PMOS管栅极、第四NMOS管栅极，第二 PMOS管栅极、第三PMOS管栅极、第三NMOS管栅极、第六NMOS管栅极接D触发器的CK端，第三PMOS管漏极和第二 NMOS管漏极接第五PMOS管栅极，第二 NMOS管源极接第三NMOS管漏极，第四PMOS管漏极和第四NMOS管漏极接第五NMOS管栅极,第五PMOS管漏极和第五NMOS管漏极接D触发器的QN端和第六PMOS管栅极、第七NMOS管栅极，第六PMOS管漏极、第七NMOS管漏极接D触发器的Q端；所述第二 PMOS管源极、第三PMOS管源极、第四PMOS管源极、第五PMOS管源极、第六PMOS管源极接第一 PMOS管漏极，第一 PMOS管源极接电源电压，第一 PMOS管栅极接D触发器的电源关断端，第一 NMOS管源极、第三NMOS管源极、第四NMOS管源极、第六NMOS管源极、第七NMOS管源极接地；所述D触发器带关断控制，由电源关断端控制第一PMOS管完成，第一 NMOS管和第二 PMOS管组成伪NMOS反相器，第三PMOS管、第二 NMOS管和第三NMOS管组成NMOS预充电级，第五PMOS管、第五PMOS管和第六NMOS管组成反相器输出级输出QN信号，第六PMOS管和第七NMOS管组成的反相器输出Q信号，第四PMOS管、第四NMOS管将第一级伪NMOS反相器输出信号反向后输入第五NMOS管栅极。将所述或门、第一与非门、第二与非门、第一双路选择器、第二双路选择器、第三与非门、非门、第四与非门内嵌到所述第一 D触发器、第二 D触发器、第三D触发器或第四D触发器中，组成逻辑D触发器。本专利技术带来的有益效果是 I. 提供了一种低功耗双模预分频器的解决方案，相对于传统电流模结构功耗为数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.高速低功耗真单相时钟双模预分频器，其特征是包括由多个静态CMOSD触发器组成的触发器单元(41)、模式切换控制单元(42)和自适应功耗控制单元(43)，静态CMOS D触发器采用同步触发，静态CMOS D触发器的时钟输入端(CK)接输入时钟(Fin)，静态CMOS D触发器的D端接模式切換控制单元(42)的输出；模式切換控制单元(42)的输入接分频及模式控制端和触发器单元(41)的输出；自适应功耗控制単元(43)的输入接模块电源关断控制字(NSHD)和模式切换控制单元(42)的输出。2.如权利要求I所述高速低功耗真单相时钟双模预分频器，其特征是，所述自适应功耗控制单元(43)的输出连接每个静态CMOS D触发器的电源关断端(PD)，分别对静态CMOSD触发器实现关断控制。3.如权利要求2所述高速低功耗真单相时钟双模预分频器，其特征是，所述触发器单元(41)包括4个真单相时钟的D触发器，D触发器采用有比逻辑电路。4.如权利要求3所述高速低功耗真单相时钟双模预分频器，其特征是，所述模式切換控制单元(42)用于切换双模预分频器的分频比P、P+1，控制双模预分频器使之工作在P或P+1模式，其中P为4或8，完成工作分频比配置。5.如权利要求4所述高速低功耗真单相时钟双模预分频器，其特征是，所述自适应功耗控制単元(43)根据预分频的分频比为4吋，关断第3个、第4个D触发器，分频比为8吋，关断第3个D触发器。6.如权利要求3所述高速低功耗真单相时钟双模预分频器，其特征是，所述触发器单元(41)包括第一 D触发器(DFF1)、第二 D触发器(DFF2)、第三D触发器(DFF3)、第四D触发器(DFF4)，模式切換控制单元(42)包括或门(II)、第一与非门(12)、第二与非门(13)、第一双路选择器(14)、第二双路选择器(15)，自适应功耗控制単元(43)包括非门(17)、第四与非门(18)，模式切換控制单元(42)和自适应功耗控制単元(43)共用第三与非门(16);第一 D触发器(DFFl)的D端连接第一与非门(12)的输出，第一 D触发器(DFF1)的Q端接第ニ D触发器(DFF2)的D端和第二双路选择器(15)的第二输入端，第一 D触发器(DFF1)的电源关断端(PD)接非门(17)的输出，第一 D触发器(DFF1)的QN端接第四D触发器(DFF4)的CK，第二 D触发器(DFF2)的Q端接第一与非门(12)的输入，第二 D触发器(DFF2)的电源关断端(PD)接非门(17)的输出，第二 D触发器(DFF2)的QN端接第二与非门(13)的输入，第三D触发器(DFF3)的D端接第二与非门(13)的输出，第三D触发器(DFF3)的Q端接或门(Il)的输入，第三D触发器(DFF3)的电源关断端(PD)接第三与非门(16)的输出，所述第一 D触发器(DFFl)的CK端、第二 D触发器(DFF2)的CK端、第三D触发器(DFF3)的CK端连接输入时钟(Fin)，第四D触发器(DFF4)的D端接自身的QN端，第四D触发器(DFF4)的Q端接第一双路选择器(14)的第一输入端和第二双路选择器(15)的第一输入端，第四D触发器(DFF4)的电源关断端(PD)接第四与非门(18)的输出，或门(Il)的输出连接第一与非门(12)的输入，第二与非门(13)输入还连接分频比控制字(MC)和第一双路选择器(14)输出，第一双路选择器(14)第二输入端接分频比控制字(MC)，第一双路选择器(14)选择端和第二双路选择器(15)选择端接模式控制字(SW)，第二双路选择器(15)输出端输出模块输出时钟(Fout)，第三与非门(16)输入端连接第一双路选择器(14)输出、分频比控制字(MC)、模块电源关断控制字(NSHD)，非门(17)输入接模块电源关断控制字(NSHD)，第四与非门(18)输入接模块电源关...

【专利技术属性】
技术研发人员：尹喜珍，石坚，甘业兵，钱敏，马成炎，
申请(专利权)人：江苏物联网研究发展中心，
类型：发明
国别省市：