一种基于可编程连续变模分频器的小数分频电路及方法技术

本发明专利技术提出了一种基于可编程连续变模分频器的小数分频电路，包括：FPGA电路和可编程连续变模分频器；所述FPGA电路内设置有∑-Δ调制器，产生调制信号，通过模式线控制所述可编程连续变模分频器改变分频比；所述可编程连续变模分频器对输入信号进行分频，输出信号分成两路，一路作为小数分频器输出信号，一路作为∑-Δ调制器的控制时钟输入到FPGA电路。本发明专利技术的基于可编程连续变模分频器的小数分频电路能对DC-14GHz的输入信号进行小数分频，输出信号频率最高能达到270MHz，采用普通FPGA电路就可以实现，用于小数锁相环中，能大大的提高鉴相频率，从而改善小数锁相环输出的相位噪声。

【技术实现步骤摘要】

本专利技术涉及测试
，特别涉及一种小数分频电路，还涉及一种小数分频方法。
技术介绍
随着微波技术的发展，对微波测试信号的相位噪声要求越来越高，迫切需要对低噪声频率合成技术进行研究，而锁相环是目前频率合成的主要方式之一。改善锁相环输出相位噪声的一个有效方式是提闻鉴相频率，提闻鉴相频率意味着提闻小数分频电路输入/[目号频率，要求小数分频电路能对高频信号进行小数分频处理。图1所示为现有的小数分频电路原理图，该小数分频电路采用+N/N+1前置双模分频器11与FPGA电路12级联的方式实现小数分频，前置双模分频器11先对输入信号fIN进行预分频得到fPKE，然后在FPGA电路12中通过程控分频器13和Σ -Λ调制器14对fPKE进一步分频得到fOTT，从而实现了小数分频。例如，实现160.1分频比，需要进行9次160分频，I次161分频，平均分频比为(160 X 9+161)/10 = 160.1，前置双模分频器11采用+8/9分频器，160分频通过进行20次8分频来实现，161分频通过进行19次8分频和I次9分频来实现。现有小数分频电路的最小分频比是(N-1) XN，目前市场上双模分频器基本是+8/9，+16/17，+32/33，+64/65，用在高鉴相锁相环中，小数分频器输出可能高达50MHz，而输入信号频率一般为几GHz，这样只能选用+8/9分频器，+8/9分频器输出信号达到几百MHz甚至超过1GHz，如此高的频率用FPGA电路进行后端处理就变得非常困难，目前能够允许这么高频率输入信号的FPGA电路很少，价格也很高。
技术实现思路
本专利技术提出，解决了现有小数分频电路用于高鉴相锁相环中时需要高速FPGA电路的问题。本专利技术的技术方案是这样实现的:—种基于可编程连续变模分频器的小数分频电路，包括:FPGA电路和可编程连续变模分频器；所述FPGA电路内设置有Σ -Δ调制器，产生调制信号，通过模式线控制所述可编程连续变模分频器改变分频比；所述可编程连续变模分频器对输入信号进行分频，输出信号分成两路，一路作为小数分频器输出信号，一路作为Σ -Δ调制器的控制时钟输入到FPGA电路。可选地，所述Σ -Δ调制器为4阶Σ -Λ调制器。可选地，所述模式线的数量为9根。可选地，所述可编程连续变模分频器的分频比为/8、/9、……/511的连续整数。可选地，所述可编程连续变模分频器为CENTELLAX公司的UXN14M9P芯片。可选地，所述FPGA电路为Altera公司的EP3C25E144C8芯片。本专利技术还提供了一种基于可编程连续变模分频器的小数分频方法，包括以下步骤:步骤(a)，通过FPGA电路内的Σ-Δ调制器产生调制信号，所述调制信号控制可编程连续变模分频器不断改变分频比，对输入信号进行分频；步骤(b)，分频后的输出信号分成两路，一路作为输出信号，一路作为Σ -Δ调制器的控制时钟进入FPGA电路。可选地，所述步骤(a)中，通过9根模式线将所述调制信号传输到所述可编程连续变模分频器。可选地，所述可编程连续变模分频器的分频比为/8、/9、……/511的连续整数。 本专利技术的有益效果是:(I)能对DC-14GHZ的输入信号进行小数分频，输出信号频率最高能达到270MHz ；(2)采用普通FPGA电路就可以实现，用于小数锁相环中，能大大的提高鉴相频率，从而改善小数锁相环输出的相位噪声。【附图说明】为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为现有小数分频电路的原理框图；图2为本专利技术基于可编程连续变模分频器的小数分频电路的控制框图；图3为本专利技术基于可编程连续变模分频器的小数分频方法的流程图。【具体实施方式】下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。现有的小数分频电路采用的是前置多模分频器和FPGA电路组合实现，先通过前置多模分频器对输入信号进行预分频，然后在FPGA电路中进一步进行小数分频。由于前置多模分频器分频比较为单一并且比值较小，如果输入信号频率较高，则在FPGA电路中需要处理的信号频率相应较高，实现较为困难。本专利技术采用可编程连续变模分频器来实现小数分频，连续变模分频器的输出即是小数分频器的输出，不需要在FPGA电路中做进一步分频处理，这样FPGA电路中处理的信号频率很低，一般FPGA电路就可以实现，适用于高鉴相小数分频锁相环的设计。如图2所示，本专利技术的基于可编程连续变模分频器的小数分频电路包括FPGA电路21和可编程连续变模分频器24，FPGA电路21内设置有Σ -Δ调制器22，Σ -Λ调制器22的阶数为4阶，产生调制信号，通过9根模式线23控制可编程连续变模分频器24不断改变分频比，对输入信号fIN进行分频，可编程连续变模分频器24的分频比为/8、/9、……/511的连续整数；可编程连续变模分频器24的输出信号分成两路，一路作为小数分频器输出信号，一路进入FPGA电路21中，作为Σ - Λ调制器22的控制时钟。瞬时状态下，可编程连续变模分频器24对输入信号fIN进行的是整数分频，但由于Σ -Δ调制器22的作用，可编程连续变模分频器24的分频比在不断的改变，从长时间统计分析，可编程连续变模分频器24对输入信号进行的是小数分频，其输出为小数分频信号，不需要在FPGA电路21中作进一步分频处理。下面给出根据本专利技术的基于可编程连续变模分频器的小数分频电路的一个具体实施例，在本实施例中，FPGA电路21为Altera公司的EP3C25E144C8芯片，可编程连续变模分频器24为CENTELLAX公司的UXN14M9P芯片。例如对5GHz信号进行100.1分频，采用4阶Σ-Λ调制器，则可编程连续变模分频器瞬时分频比在93-108之间变化。由于输入信号fIN为5GHz微波信号，其周期是0.2ns-Δ调制器产生的第一个分频比是95，经过95个输入信号周期后，可编程连续变模分频器输出一个完整周期的信号fTOT，周期为18ns，输出信号fQUT有一路信号进入FPGA电路中，在一个分频周期完后，输出信号fQUT触发Σ -Δ调制器进入下一个工作状态，从而改变可编程连续变模分频器的分频比，进一步改变输出信号fOTT的瞬时周期。在Σ -△调制器的持续工作下，输出信号fOT的瞬时周期会在19.6ns-21.6ns之间变化，这样经过多个周期后，输出信号fQUT的平均周期为20.02ns，从而实现了对输入信号fIN的100.1小数分频。 本专利技术还提供了一种基于可编程连续变模分频器的小数分频方法，如图3所示，包括以下步骤:步骤(a)，通过FPGA电路内的Σ -Δ调制器产生调制信号，调制信号控制可编程连续变模分频器不断改变分频比，对输入信号进行分频；步骤(b)，分频后的输出信号分成两路，一路作为输出信号，一路作本文档来自技高网...

【技术保护点】
一种基于可编程连续变模分频器的小数分频电路，其特征在于，包括：FPGA电路和可编程连续变模分频器；所述FPGA电路内设置有∑?Δ调制器，产生调制信号，通过模式线控制所述可编程连续变模分频器改变分频比；所述可编程连续变模分频器对输入信号进行分频，输出信号分成两路，一路作为小数分频器输出信号，一路作为∑?Δ调制器的控制时钟输入到FPGA电路。

【技术特征摘要】
1.一种基于可编程连续变模分频器的小数分频电路，其特征在于，包括=FPGA电路和可编程连续变模分频器； 所述FPGA电路内设置有Σ -Δ调制器，产生调制信号，通过模式线控制所述可编程连续变模分频器改变分频比； 所述可编程连续变模分频器对输入信号进行分频，输出信号分成两路，一路作为小数分频器输出信号，一路作为Σ -Δ调制器的控制时钟输入到FPGA电路。2.如权利要求1所述的基于可编程连续变模分频器的小数分频电路，其特征在于，所述Σ -Λ调制器为4阶Σ -Λ调制器。3.如权利要求1所述的基于可编程连续变模分频器的小数分频电路，其特征在于，所述模式线的数量为9根。4.如权利要求3所述的基于可编程连续变模分频器的小数分频电路，其特征在于，所述可编程连续变模分频器的分频比为/8、/9、……/511的连续整数。5.如权利要求4所述的基于可编程连续变模分频器的小数分频电路，其特征在于，所述可编程连续变模分频...

【专利技术属性】
技术研发人员：范吉伟，樊晓腾，刘亮，何攀峰，周俊杰，刘青松，
申请(专利权)人：中国电子科技集团公司第四十一研究所，
类型：发明
国别省市：