一种高速的可编程分频器制造技术

本实用新型专利技术公开了一种高速的可编程分频器。本实用新型专利技术针对现有的分频器在输出信号频率较高时不能正确分频，提出了一种高速的可编程分频器，包括４／５预分频器、Ｐ计数器、Ｓ计数器和检测置数逻辑单元，其特征在于所述检测置数逻辑单元由ｎ－２个与门、２个与非门和１个带有复位功能的Ｄ触发器组成。检测置数逻辑单元相对于传统的结构缩短了检测的延迟，即当Ｐ计数器减计数到１时，检测置数逻辑单元开始检测，通过一定的逻辑处理产生一个信号，这个信号使得Ｐ计数器和Ｓ计数器的置数使能端有效，检测置数整个过程控制在输入信号的４个时钟周期内，相对于传统的减计数到０才开始置数的检测置数逻辑，使得可编程分频器的工作频率提高１倍以上。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于频率合成器
，特别涉及一种高速的可编程分频器。
技术介绍
频率合成器，是以一个精确度、稳定度极好的石英晶体震荡器作为基准频率，并利 用加、减、乘、除等基本运算，以获得与石英晶体震荡器同等精确度和稳定度的大量离散频 率信号的设备。可编程分频器是频率合成器中的一个很重要的模块，由于频率合成器中的 压控振荡器输出频率很高，因此可编程分频器就必须能对高频率进行正确分频，并能实现 较宽的分频比范围。目前高速可编程分频器结构主要有基于双模预分频的吞脉冲分频器和基于基本 分频单元的多模分频器两种结构。基于双模预分频的吞脉冲分频器因高速、结构简单等特 点，被广泛应用频率合成器中，但是在现有的基于双模预分频的吞脉冲分频器中的检测置 数逻辑单元设计中，大多数检测置数逻辑单元通常是对P计数器减计数到0后检测并产生 一个置数使能信号，这样检测和置数信号的产生必须在可编程分频器输入信号的一个时钟 周期内完成，当输出信号频率较高时，检测置数逻辑单元的延迟将很难控制在输入信号的 一个时钟周期内，从而不能正确分频。
技术实现思路
本技术的目的是为了解决现有的分频器在输出信号频率较高时不能正确分 频，提出了一种高速的可编程分频器。为了解决上述问题，本技术的技术方案是一种高速的可编程分频器，包括 4/5预分频器、P计数器、S计数器和检测置数逻辑单元，所述P计数器由η个D触发器组 成，其中η是不小于4且不大于9的整数；所述S计数器由2个D触发器组成，其特征在于， 所述检测置数逻辑单元由η-2个与门、2个与非门和1个带有复位功能的D触发器组成，所 述4/5预分频器的反相输出端连接在带有复位功能的D触发器时钟信号端，所述检测置数 逻辑单元第1个至第η-3个与门的一个输入端分别连接到P计数器的第2个至第η-2个D 触发器的反相输出端，第1个至第η-3个与门的另一个输入端分别连接到第2个至第η-2 个与门的输出端，第η-2个与门的两个输入端分别连接P计数器的第η-1个和第η个D触 发器的反相输出端；所述检测置数逻辑单元的第一个与非门两个输入端分别连接到4/5预 分频器的输出端和检测置数逻辑单元的第二个与非门的输出端；检测置数逻辑单元的第二 个与非门的两个输入端分别连接到所述S计数器的2个D触发器的反相输出端；检测置数 逻辑单元的第二个与非门的输出端连接到4/5预分频器的分频比控制端；检测置数逻辑单 元的1个带有复位功能的D触发器的复位端连接到检测置数逻辑单元的第1个与门的输出 端，其数据端连接到其反相输出端，其正相输出端连接到P计数器中的η个D触发器的置数 使能端和S计数器中的2个D触发器的置数使能端。当η = 7时，可以在使得可编程分频器的分频比的范围和工作频率综合性能达到最优。本技术的有益效果本技术中的检测置数逻辑单元相对于传统的结构缩 短了检测的延迟，即当P计数器减计数到1时，检测置数逻辑单元开始检测，通过一定的逻 辑处理产生一个信号，这个信号使得P计数器和S计数器的置数使能端有效，检测置数整个 过程控制在输入信号的4个时钟周期内，相对于传统的减计数到0才开始置数的检测置数 逻辑，检测和置数必须控制在输入信号的1个时钟周期内完成，可以使得可编程分频器的 工作频率提高1倍以上，同时P计数器中D触发器的个数可重置使得可编程分频器具有灵 活的连续整数分频比范围。附图说明图1是本技术可编程分频器的结构示意图。图2是本技术可编程分频器的电路原理图。图3是本技术检测置数逻辑时序图。具体实施方式以下结合附图和具体的实例对本技术做进一步的说明如图1所示本技术的高速的可编程分频器包括4/5预分频器1、P计数器2、 检测置数逻辑单元3和S计数器4。其中，P计数器2由η个D触发器组成，其中η是不小 于4且不大于9的整数；S计数器4由2个D触发器组成；检测置数逻辑单元3由η-2个与 门、两个与非门和1个带有复位功能的D触发器组成。当η = 7时，可以在使得可编程分频器的分频比的范围和工作频率的综合性能达 到最优。下面以η = 7为例，来说明本技术的高速的可编程分频器的具体电路连接和 其工作过程。如图2所示，P 计数器 2 由 7 个D触发器DFF21、DFF22、DFF23、DFF24、DFF25、DFF26、 DFF27组成；S计数器4由2个D触发器DFF41、DFF42组成；检测置数逻辑单元3由5个与 门 AND31、AND32、AND33、AND34、AND35, 2 个与非门 ANDN31、ANDN32 和 1 个带有复位功能的 D触发器DFF31组成，4/5预分频器1的输出反相端f。utn连接在带有复位功能的D触发器 DFF31时钟信号端CLK，检测置数逻辑单元3的第1个至第4个与门AND31、AND32、AND33、 AND34的一个输入端分别连接到P计数器2的第2个至第5个触发器DFF22、DFF23、DFFM、 DFF25的反相输出端QN，第1个至第4个与门AND31、AND32、AND33、AND34的另一个输入端 分别连接到第2个至第5个与门AND32、AND33、AND34、AND35的输出端，第5个与门AND35 的两个输入端分别连接P计数器2的第6个和第7个D触发器DFM6、DFF27的反相输出 端QN ；所述检测置数逻辑单元3的第一个与非门ANDN31两个输入端分别连接到4/5预分 频器1的输出端和检测置数逻辑单元3的第二个与非门ANDN32的输出端，检测置数逻辑单 元3的第二个与非门ANDN32的两个输入端分别连接到所述S计数器4的2个D触发器的 DFF4UDFF42反相输出端QN ；检测置数逻辑单元3的第二个与非门ANDN32的输出端连接到 4/5预分频器1的分频比控制端Mode ；检测置数逻辑单元3的1个带有复位功能的D触发 器DFF31的复位端RST连接到检测置数逻辑单元3的第1个与门AND31的输出端，其数据段 端D连接到其反相输出端QN，其正相输出端Q连接到P计数器2中的7个D触发器DFF21、DFF22、DFF23、DFF24、DFF25, DFF26, DFF27的置数使能端Ld和S计数器4中的2个D触发 器DFF41、DFF42的置数使能端Ld。f。ut为可编程分频器的输出信号，可以从检测置数逻辑 单元3的5个与门的其中一个与门输出端引出，与门的选择决定了输出信号的占空比。由于4/5预分频器属于本领域的公知现有技术，因此在这里对其结构不再做详细 描述。具体的工作流程首先P计数器2和S计数器4置数，4/5预分频器1的分频比为 5，P计数器2和S计数器4都开始计数，当S计数器4减计数到0时，检测置数逻辑单元3 中与非门ANDN32输出0电平给4/5预分频器1的Mode端，4/5预分频器1的分频比变为4， S计数器1停止计数，即通过与非门ANDN31使得S计数器的输入为0电平来实现停止计数， 而P计数器2继续计数，当P计数器2减计数到1时，检测置数逻辑单元3通过与门AND31、 AND32、AND33、AND34、AND35，对 P 计数器 2 中 D 触发器 DFF22、DFF23、DFF24、DFF25、DFF26、 DFF27的输出进行与组合本文档来自技高网...

【技术保护点】
１．一种高速的可编程分频器，包括：４／５预分频器、Ｐ计数器、Ｓ计数器和检测置数逻辑单元，所述Ｐ计数器由ｎ个Ｄ触发器组成，其中ｎ是不小于４且不大于９的整数；所述Ｓ计数器由２个Ｄ触发器组成，其特征在于，所述检测置数逻辑单元由ｎ－２个与门、２个与非门和１个带有复位功能的Ｄ触发器组成，所述４／５预分频器的反相输出端连接在带有复位功能的Ｄ触发器时钟信号端，所述检测置数逻辑单元第１个至第ｎ－３个与门的一个输入端分别连接到Ｐ计数器的第２个至第ｎ－２个Ｄ触发器的反相输出端，第１个至第ｎ－３个与门的另一个输入端分别连接到第２个至第ｎ－２个与门的输出端，第ｎ－２个与门的两个输入端分别连接Ｐ计数器的第ｎ－１个和第ｎ个Ｄ触发器的反相输出端；所述检测置数逻辑单元的第一个与非门两个输入端分别连接到４／５预分频器的输出端和检测置数逻辑单元的第二个与非门的输出端，检测置数逻辑单元的第二个与非门的两个输入端分别连接到所述Ｓ计数器的２个Ｄ触发器的反相输出端；检测置数逻辑单元的第二个与非门的输出端连接到４／５预分频器的分频比控制端；检测置数逻辑单元的１个带有复位功能的Ｄ触发器的复位端连接到检测置数逻辑单元的第１个与门的输出端，其数据端连接到其反相输出端，其正相输出端连接到Ｐ计数器中的ｎ个Ｄ触发器的置数使能端和Ｓ计数器中的２个Ｄ触发器的置数使能端。...

【技术特征摘要】

【专利技术属性】
技术研发人员：文光俊，鞠英，杨拥军，
申请(专利权)人：电子科技大学，
类型：实用新型
国别省市：90[中国|成都]