同步数字系统中对芯片间通信的多频率时钟漂移控制技术方案

本公开涉及同步数字系统中对芯片间通信的多频率时钟漂移控制。公开了能够在部件芯片之间执行多速率同步通信的多芯片装置的实施例。每个芯片可以接收公共时钟参考信号，并且可以依赖于时钟参考信号而生成内部时钟信号。时钟分配树和锁相环可以用来最小化在芯片周界的I/O电路处的内部时钟漂移。每个芯片还可以生成内部同步信号，其与接收到的时钟参考信号相位对齐。每个芯片可以使用自己的相应的同步信号来同步多个时钟分频器，其提供可软件选择的降低频率的时钟信号给芯片的I/O单元。以此方式，多个芯片的降低频率的时钟信号与低漂移内部时钟信号边缘对齐，并且与公共时钟参考信号相位对齐，从而允许多个芯片的I/O单元在低时钟漂移的情况下以多个速率执行同步通信。

【技术实现步骤摘要】
【国外来华专利技术】同步数字系统中对芯片间通信的多频率时钟漂移控制
本申请涉及电子系统并且，更具体而言，涉及数字电子系统中的时钟信号分配网络，并且尤其涉及包含许多处理单元的集成电路(IntegratedCircuit，IC)芯片中的时钟分配。
技术介绍
对于大型昂贵的计算机系统，它们的经济性决定了它们要一直保持繁忙。按照惯例，性能是作为每秒的计算来测量的。对于小型不昂贵的计算机，持续的高速操作是不要求的，并且对于靠电池操作的设备甚至是个障碍。计算机和数字信号处理器(DigitalSignalProcessor，DSP)的性能越来越多地是以每秒每瓦的计算或者所使用的每焦耳能量的计算来测量的。虽然存在需要一次数小时的高性能操作的娱乐应用，但是小型计算机的大部分使用对于高性能的突发需要少于一分钟。实际上，当小型嵌入式计算机或数字信号处理器(DSP)以降低的速度就可以良好地工作时，存在许多时间间隔。由于用于微型计算机的电路技术消耗与计算速度成比例的电力；因此以降低的速度运行的机会是降低功耗并节省电池电量的机会。对于个人电子设备(PersonalElectronicDevice，PED)，机会可以是最大的，其中人的兴趣和注意力把高度可变的需求放在微型计算机和嵌入在其中的DSP上。单处理器系统在只有一个处理单元的计算机中，处理器可以通过写到生成系统时钟信号的特定电路来调节其自己的速度。这可以被用来使系统时钟频率匹配平均工作量。但是，降低的系统时钟频率(或速率)也放慢了操作系统软件的驻留内核及其响应时间。依赖于实现，当机器为了每秒更多计算的性能类型而需要升到更快的时钟速率时，用户会注意到停顿。单处理器计算机及其控制软件也常常具有用户可调节的暂停(time-out)；并且硬件中的断电模式越多，系统可以越精细地使其功率使用适应实际的计算需求。例如，在初始暂停之后处理器可以切换到降低的速度和降低的供给电压状态；在更长的暂停之后切换到时钟停止状态；并且在更长的暂停之后切换到低电压睡眠状态。这些低电压状态把数据维持在易失性存储器中，这对于快速重新激活是有利的。如果处理器的电源被完全切断，则其易失性存储器中的数据丢失；并且在处理器重新激活时，数据将必须从非易失性存储器重新加载。多处理器系统大型多处理器系统已经开辟了许多技术来提高每秒的计算，但是对于电源管理不太积极。随着利用包含多个处理单元的不昂贵IC芯片的PED的来临，对能量效率的需求增加了许多。多处理的优点包括对于为了并行执行而被转换的算法有高得多的计算吞吐量，以及由于过程分离到不同的处理器和存储器上而产生的增加的可靠性和安全性。在多处理器系统中，在其自己的处理器上执行的监督过程更不可能被在其它处理器上执行的应用过程延迟。在应用中，依赖于外部事件，一些处理器可以被放慢而其它被加速。例如，用于显示视频数据的视频处理器的性能许多都依赖于数据的类型和用户行为。(在这个例子中，视频处理器可以是专用于视频的单个单元，或者可以是被编程为以并行方式处理视频的一组处理元件。)如果用户在编辑视频，这在运动的显示中会有频繁的停顿。在停顿时，视频处理器可以降低至空闲速度，准备好作出响应但是比全速耗散更少的功率。同时，用户接口可以由为了进行用户交互而被优化的不同处理器处理。在多处理器系统中节省电力的另一条途径是安排多个处理器在各种时钟频率上运行-快的时钟用于计算中的关键路径，而较慢的时钟用于其它部分。由于节省电力的机会高度依赖于应用软件，因此时钟分配硬件应当是可配置的，优选地可从应用软件快速配置。多处理器阵列诸如计算机和数字信号处理器(DSP)的数字电子系统越来越多地利用一个或多个多处理器阵列(Multi-ProcessorArray，MPA)。MPA可以被宽松地定义为多个处理元件(ProcessingElement，PE)、支持存储器(SupportingMemory，SM)以及高带宽互连网络(InterconnectionNnetwork，IN)。如在本文所使用的，术语“处理元件”指处理器或CPU(中央处理单元)、微处理器或者处理器核心。MPA中的词“阵列”在其最广泛的意义上是用来指通过网络互连的多个计算单元(每个计算单元可以包含处理和/或存储器资源)，其中连接在一个、两个、三个或更多个维度中可用，包括圆形维度(回路或环)。应当指出，更高维度的MPA可以映射到具有较少维度的制造介质，假定该介质支持增加的布线密度。例如，具有四维(4D)超立方体形状的MPA可以映射到硅集成电路(IC)芯片的3D堆叠，或者映射到单个2D芯片，或者甚至1D的计算单元行。而且低纬度的MPA可以映射到更高维度的介质。例如，1D的计算单元行可以以蜿蜒的形状布置到IC芯片的2D平面上，或者盘绕到芯片的3D堆叠中。MPA可以包含多种类型的计算单元以及处理器和存储器的穿插布置。在MPA的广泛意义上，还包括MPA的层次或嵌套布置，尤其是由互连的IC芯片组成的MPA，其中IC芯片包含一个或多个还可以具有更深层次结构的MPA。在不同类型的MPA中或者MPA之间可以有一个或多个互连网络(IN)。MPA中互连网络的目的是在PE、SM和I/O之间和之中移动数据、指令、状态、配置或控制信息。主互连网络(PrimaryInterconnectionNetwork，PIN)是为高带宽数据移动而设计的，具有良好但不是极低的等待时间(在源和目的地之间输送数据的时间延迟)。被PIN移动的数据可以封装其它类型的信息，假定处于数据目的地的硬件或软件能够把数据翻译成其它类型的信息。MPA可以具有其它的辅助IN；这些辅助IN可以呈现更低或更高的等待时间，但是一般而言将具有低得多的带宽。IN由链路和节点组成。链路通常由一组实现为电路板或IC上的导电路径(轨道或迹线)的一组平行“导线”组成。节点包含用于耦合到链路的端口，它包含在链路上发送和接收信号的发送器电路和接收器电路。节点可以具有用于与PE或SM通信的其它端口。节点具有包含数据路径的路由器和用于彼此连接端口的交换机，加上用于根据一种或多种协议选择性地连接端口的路由器控制机制。为了实现高带宽，PIN的每条链路可以包括许多并行的导线。如果节点之间的距离小，则链路短并且可以使用标准CMOS二进制信令方案；该方案是电源高侧附近的稳定信号电压是代表逻辑1的信号状态(H)并且电源低(或接地)侧附近的稳定信号电压是其它二进制状态(L)并且代表逻辑0。在这种信令方案中，一根导线编码一位信息。如果链路的长度长，诸如在IC芯片之间或电路板之间，则不同的信令方案可以更好地适于维持高速度和拒绝噪声。链路中的并行导线可以携带数据或时钟信号。时钟信号的目的是标记发送电路可以改变数据信号的时间点和接收电路可以采样数据信号的时间点。在适当设计的电路中，采样时间发生在改变的数据信号停留到稳态值之后。发送器可以使用时钟信号来触发何时它把线路驱动至信号状态H或L；接收器电路可以使用时钟信号把数据信号锁存到寄存器中。常见的惯例是接收器在其时钟信号的上升(0到1)变换上锁存数据，而发送器在其时钟信号的下降(1到0)变换上更新其输出。这些信号状态变换花有限的时间量完成，但是，如果上升和下降间隔与用来表示位的间隔相比而言短时，变换也可以被称为“边缘”。如果本文档来自技高网...

【技术保护点】
一种装置，包括：参考时钟发生器，被配置为生成参考时钟信号；和多个集成电路芯片，每个芯片包括：耦合到所述参考时钟发生器的输入端口，其中所述输入端口被配置为接收所述参考时钟信号；时钟发生电路，被配置为依赖于所述参考时钟信号生成主时钟信号；同步信号发生电路，被配置为依赖于所述参考时钟信号生成与所述主时钟信号边缘对齐的同步信号，其中所述多个芯片各自的同步信号由于它们共同依赖于所述参考时钟信号而被相位对齐；时钟分频器电路，被配置为：接收所述主时钟信号的延迟版本和所述同步信号的延迟版本；以及生成频分时钟信号，所述频分时钟信号的频率小于所述主时钟信号的延迟版本的频率，其中所述频分时钟信号与所述主时钟信号的延迟版本边缘对齐并且与所述同步信号的延迟版本相位对齐；和输入/输出(I/O)电路，被配置为：接收所述频分时钟信号作为时钟输入；以及与所述多个芯片中另一芯片的相应I/O电路通信，其中所述频分时钟信号的频率与另一芯片的频分时钟信号的相应频率相同，并且其中所述频分时钟信号与所述另一芯片的相应频分时钟信号相位对齐。

【技术特征摘要】
【国外来华专利技术】2012.12.13 US 61/736,7631.一种用于同步集成电路芯片之间的数字通信的装置，包括：参考时钟发生器，被配置为生成参考时钟信号；和多个集成电路芯片，每个芯片包括：耦合到所述参考时钟发生器的输入端口，其中所述输入端口被配置为接收所述参考时钟信号；时钟发生电路，被配置为选择多个时钟信号之一来生成主时钟信号，其中所述多个时钟信号中的至少一个时钟信号是基于所述参考时钟信号的；同步信号发生电路，被配置为依赖于所述参考时钟信号生成与所述主时钟信号边缘对齐的同步信号，其中所述多个集成电路芯片各自的同步信号由于它们共同依赖于所述参考时钟信号而被相位对齐；时钟分频器电路，被配置为：接收所述主时钟信号的延迟版本和所述同步信号的延迟版本；以及生成频分时钟信号，所述频分时钟信号的频率小于所述主时钟信号的延迟版本的频率，其中所述频分时钟信号与所述主时钟信号的延迟版本边缘对齐并且与所述同步信号的延迟版本相位对齐；和输入/输出电路，被配置为：接收所述频分时钟信号作为时钟输入；以及与所述多个芯片中另一芯片的相应输入/输出电路通信，其中所述频分时钟信号的频率与另一芯片的频分时钟信号的相应频率相同，并且其中所述频分时钟信号与所述另一芯片的相应频分时钟信号相位对齐。2.如权利要求1所述的装置，其中对于所述多个芯片中的每个芯片，所述时钟发生电路包括：锁相环，被配置为接收所述参考时钟信号并且生成频率比所述参考时钟信号的频率高得多的高频时钟信号。3.如权利要求1所述的装置，其中每个芯片的输入/输出电路包括多个输入/输出单元，并且其中所述多个芯片中的每个芯片还包括：时钟和同步信号分配网络，包括：被配置为接收所述主时钟信号和所述同步信号的馈送点；连接到所述馈送点的扇出电路，所述扇出电路被配置为把所述主时钟信号和所述同步信号从所述馈送点传播到所述输入/输出电路，所述主时钟信号和所述同步信号每一个都在所述馈送点和所述多个输入/输出单元中的每个输入/输出单元之间具有统一延迟；以及被放置在整个所述扇出电路上的多个再生器。4.如权利要求3所述的装置，其中对于所述多个芯片中的每个芯片，所述时钟发生电路包括：锁相环，被配置为：接收所述参考时钟信号；生成高频时钟信号输出；以及接收反馈信号，所述反馈信号是所述高频时钟信号的延迟版本，其中所述反馈信号被相位锁定到所述参考时钟信号；和用于所述锁相环的反馈路径，其中所述反馈路径与通过所述时钟和同步信号分配网络从所述高频时钟信号到再生器的所述主时钟平行，其中所述再生器服务于所述多个输入/输出单元中的第一输入/输出单元，其中所述第一输入/输出单元位于所述锁相环附近，其中所述反馈路径被提供给所述锁相环的反馈输入。5.如权利要求1所述的装置，其中对于所述多个芯片中的每个芯片，所述同步信号发生电路包括：被配置为检测所述参考时钟信号的时钟边缘的边缘检测器；以及计数器，被配置为：基于所述主时钟信号更新计数值；基于所述边缘检测器的输出复位所述计数值；以及在所述计数值等于特定值时输出所述同步信号的脉冲。6.如权利要求1所述的装置，其中所述参考时钟信号在所述参考时钟发生器和所述多个芯片中的第一芯片之间的第一传播延迟近似地等于在所述参考时钟发生器和所述多个芯片中...

【专利技术属性】
技术研发人员：C·S·多比斯，M·R·特罗西诺，K·R·福克纳，C·L·施瑞普，
申请(专利权)人：相干逻辑公司，
类型：发明
国别省市：美国;US