经封装装置制造方法及图纸

本发明专利技术实施例提供一种经封装装置，所述经封装装置包括：第一介电层、第二介电层以及第三介电层；第二介电层形成于所述第一介电层之上，包括装置衬底及从所述第一介电层延伸且穿过所述第二介电层的通孔；第三介电层形成于所述第二介电层之上，包括延伸穿过所述第三介电层的导电柱，其中所述导电柱电耦合至所述第二介电层的所述通孔。

Package device

The embodiment of the invention provides a packaging device, the packaged device comprises a first dielectric layer, second dielectric layer and the third dielectric layer; second dielectric layer is formed on the first dielectric layer, including a substrate and device from the first dielectric layer and extends through the vent the second hole of the dielectric layer; a third dielectric layer is formed on the second dielectric layer extending through the conductive column third dielectric layer, wherein the conductive column is electrically coupled to the second dielectric layer of the through hole.

【技术实现步骤摘要】
经封装装置
本专利技术实施例涉及一种经封装装置。
技术介绍
自集成电路的专利技术以来，半导体行业已因各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高而经历持续快速的发展。很大程度上，集成密度上的这些提高来源于最小特征尺寸(minimumfeaturesize)的连番减小，这使得更多组件能够集成至给定芯片区域中。这些集成上的提高基本上是二维(two-dimensional，2D)性质的，因为集成组件占据的体积基本上位于半导体晶片的表面上。尽管微影的明显改善已使得二维集成电路的形成得到相当大的改善，然而，可在二维中实现的密度存在实体限制。这些限制中的一者是制作这些组件所需要的最小尺寸。此外，当将更多装置置于一个芯片中时，需要更复杂的设计。另一限制来源于各装置之间的内连线的数目及长度随装置的数目的增加而显著增加。当内连线的数目及长度增加时，电路电阻电容(resistance-capacitance，RC)延迟及功耗二者均会增大。三维集成电路(three-dimensionalintegratedcircuit，3DIC)据此而形成，其中可堆叠有两个管芯或封装件，在所述管芯或封装件中的一者中形成有将另一管芯连接至另一衬底的硅穿孔(through-siliconvia，TSV)。叠层封装(PackageonPackage，PoP)因能够实现更高密度的电子产品而正成为日益流行的集成电路封装技术。然而，传统的叠层封装一般需要利用混合耦合方法(例如，球栅阵列封装(ballgridarray，BGA)方法与打线接合(wirebonding)方法的组合)来堆叠两个或更多个管芯或封装件。因此，可能对封装管芯/封装件的各种特性(例如，电触点的数目、电性能、抗挠性(stiffness)等)产生不利影响。
技术实现思路
本专利技术实施例是针对一种经封装装置，可增加在有限基板面上电触点的数目、降低所形成的电连接路径的阻抗。根据本专利技术实施例，一种经封装装置包括第一介电层、第二介电层及第三介电层。第二介电层形成于所述第一介电层之上，并包括装置衬底及从所述第一介电层延伸且穿过所述第二介电层的通孔。第三介电层形成于所述第二介电层之上，并包括延伸穿过所述第三介电层的导电柱，其中所述导电柱电耦合至所述第二介电层的所述通孔。附图说明图1是根据本专利技术某些实施例的形成堆叠有一个或多个扇出型结构的经封装装置衬底(封装件)的方法的流程图。图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、及图2K根据本专利技术某些实施例说明经封装装置衬底(封装件)在各种制作阶段处的剖视图。图2L根据本专利技术某些实施例说明堆叠有扇出型结构的经封装装置衬底(封装件)的剖视图。图3根据本专利技术某些实施例说明图2K所示的示例性扇出型结构的剖视图。图4根据本专利技术某些实施例说明图2K所示的另一示例性扇出型结构的剖视图。图5根据本专利技术某些实施例说明图2K所示的又一示例性扇出型结构的剖视图。图6A根据本专利技术某些实施例说明通过混合接合技术而彼此耦合的两个结构的剖视图。图6B根据本专利技术某些实施例说明用于混合接合两个结构的方法的示例性流程图。图7A及图7B根据本专利技术某些实施例分别说明两个盖(lid)层的示例性布局的俯视图。图8根据本专利技术某些实施例说明用于形成包括图7A或图7B所示盖层的子扇出型(fan-out，FO)结构的方法的示例性流程图。图9A、图9B、图9C、图9D、图9E、及图9F根据本专利技术某些实施例说明通过图8所示方法制作的子扇出型结构在各种制作阶段处的剖视图。图10根据本专利技术某些实施例说明另一盖层的示例性布局的俯视图。所有图式均为示意性的且并非按比例绘制。附图标号说明100、800：方法；102、104、106、108、110、112、114、116、118、120、122、124、126、612、614、616、618、620、802、804、806、808、810、812：操作；200：载体衬底/第一载体衬底；202：第一介电层/介电层；204：图案化掩膜层；205、217：开口；206、212-2、315、319、415、506-1、515、519、916-2、1008：通孔；208、308-1、308-2、408、508-1、508-2、702、752、910、1002：装置衬底；208-1、208-2、208-3、208-4、208-5、208-6、508-3、508-4：电触点；209：层；210、510-1、914：第二介电层；212：重布线层/介电层；212-1、212-3、313、317、413、513、517、916-1：导电线；213、410、917：介电层；214：焊料触点/球栅阵列封装焊球；216：第二载体衬底/载体衬底；218：导电柱/铜柱/嵌置铜柱；218d：深度；218w：宽度；250：封装件；260、300、400、500、900：扇出型结构；301：子扇出型结构；302、502：第一介电层；303：子扇出型结构/顶部扇出型结构；310-2：介电层/层；312-2、412、512-1、512-2、916：重布线层；318：嵌置铜柱/铜柱；320、520、420、704、754、906、1004：盖层；322、522、422：粘合层；414：焊料触点；501、503、505、507、700、750、1000：子扇出型结构；510-2：介电层/第二介电层；518：嵌置铜柱/铜柱；601：第一结构/结构；601-1、603-1：第一部分/介电材料；601-2、603-2：第二部分/导电材料；601B：底表面/表面；603：第二结构/结构；603T：顶表面/表面；702-1、702-2、702-3、702-4：侧；706、706-1、706-2、706-3、706-4、706-5、706-6、706-7、706-8、706-9、706-10、706-11、706-12、706-13、706-14、706-15、706-16、706-17、706-18、706-19、706-20、706-21、706-22、706-23、706-24、706-25、706-26、706-27、706-28、706-29、706-30、706-31、706-32、706-33、706-34、706-35、706-36、706-37、706-38、706-39、706-40、706-41、706-42、706-43、706-44、706-45、706-46、706-47、706-48：柱；708、909、1005：管腔；756：突出的结构/蜂巢式栅格；758：六边形胞元/管腔；902：载体衬底；904：第一介电层/介电层；907：顶表面；908：突出的结构/通孔；910-1、910-2、910-3、910-4：电触点/触点；912：管芯贴合膜；918：球栅阵列封装焊球/焊料触点；1006：突出的结构；1007：孔；A、B：周线；具体实施方式以下公开内容提供用于实作本专利技术实施例的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“本文档来自技高网...

【技术保护点】
一种经封装装置，其特征在于，包括：第一介电层；第二介电层，形成于所述第一介电层之上，并包括装置衬底及从所述第一介电层延伸且穿过所述第二介电层的通孔；以及第三介电层，形成于所述第二介电层之上，并包括延伸穿过所述第三介电层的导电柱，其中所述导电柱电耦合至所述第二介电层的所述通孔。

【技术特征摘要】
2016.08.10 US 62/373,218;2016.11.23 US 15/360,7391.一种经封装装置，其特征在于，包括：第一...

【专利技术属性】
技术研发人员：普翰屏，李孝文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71