包含存储器区域及逻辑区域的集成电路IC制造技术

本揭露涉及一种包含存储器区域及逻辑区域的集成电路IC。所述IC包括存储器区域及逻辑区域。下金属层安置在衬底上方，且包括在所述存储器区域内的第一下金属线。上金属层覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线。存储器单元安置在所述第一下金属线与所述第一上金属线之间，且包括平坦底部电极。所述平坦底部电极邻接所述下金属层的第一下金属通路。通过形成所述平坦底部电极且透过所述下金属通路将所述平坦底部电极连接到所述下金属层，无需额外BEVA平坦化及/或图案化工艺。因此，减小损坏所述下金属线的风险，借此提供更可靠读取/写入操作及/或更佳性能。

Integrated circuit IC containing memory area and logical region

This disclosure involves an integrated circuit IC that contains a memory area and a logical region. The IC includes a memory area and a logical area. The lower metal layer is placed above the substrate and includes the first metal line in the memory area. The upper metal layer covers the lower metal layer and includes the first metal wire in the memory area. The memory unit is placed between the first metal line and the first metal wire, and includes a flat bottom electrode. The flat bottom electrode is adjacent to the first metal path of the lower metal layer. By forming the flat bottom electrode and connecting the flat bottom electrode to the lower metal layer through the lower metal path, no additional BEVA planarization and / or patterning process is needed. Therefore, the risk of damage to the underlying metal line is reduced to provide more reliable read / write operation and / or better performance.

【技术实现步骤摘要】
包含存储器区域及逻辑区域的集成电路IC
本专利技术的实施例涉及一种非连续互连金属层之间的嵌入式存储器装置。
技术介绍
许多现代电子装置含有经配置以存储数据的电子存储器。电子存储器可为易失性存储器或非易失性存储器。非易失性存储器能够在无电力的情况下存储数据，而易失性存储器不能。归因于相对简单结构及其与互补式金属氧化物半导体(CMOS)逻辑制程的兼容性，磁阻式随机存取存储器(MRAM)及电阻式随机存取存储器(RRAM)是下一代非易失性存储器技术的有前景的候选者。随着按比例调整(即，减小)芯片上组件的大小，装置“缩小”允许工程师将更多组件及更多对应功能集成到更新一代的IC上。在最近技术节点中，这已允许非易失性存储器与逻辑设备一起集成在一集成芯片上。
技术实现思路
根据本专利技术的一实施例，一种包含存储器区域及逻辑区域的集成电路(IC)包括：衬底；下金属层，其安置在所述衬底上方，且包括在所述存储器区域内的第一下金属线及在所述逻辑区域内的第二下金属线；上金属层，其覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线及在所述逻辑区域内的第二上金属线；及存储器单元，其安置在所述第一下金属线与所述第一上金属线之间，且包括平坦底部电极及顶部电极，所述顶部电极与所述底部电极通过电阻切换组件而分离；其中所述存储器单元分别透过邻接所述平坦顶部电极的第一下金属通路连接到所述第一下金属线，及透过邻接所述顶部电极的第一上金属通路连接到所述第一上金属线。根据本专利技术的实施例，一种包含存储器区域及逻辑区域的集成电路(IC)包括：衬底；互连结构，其安置在所述衬底上方，所述互连结构包括堆栈在彼此上方且由层间介电(ILD)材料围绕的多个金属层，所述多个金属层包含由多个金属通路连接的多个金属线；多个存储器单元，其布置在所述存储器区域内且布置在彼此非连续的所述互连结构的下金属层与上金属层之间，存储器单元包括：底部电极，其安置在所述下金属层的下金属通路及围绕所述下金属通路的下ILD层上；电阻切换组件，其安置在所述底部电极上方；及顶部电极，其安置在所述电阻切换组件上方且邻接上金属通路；其中所述底部电极、所述电阻切换组件及所述顶部电极具有彼此对准的倾斜侧壁。根据本专利技术的实施例，一种用于制造集成电路的方法包括：形成跨在衬底上方的下层间介电(ILD)层内的存储器区域及逻辑区域延伸的下金属层；在所述存储器区域内的所述下金属层的下金属在线形成下金属通路且形成围绕所述下金属通路的下低介电系数层；在所述下金属通路及所述下低介电系数层上方相继形成底部电极层、电阻切换层及顶部电极层；图案化所述底部电极层、所述电阻切换层及所述顶部电极层以形成存储器单元的底部电极、电阻切换组件及顶部电极且从所述逻辑区域移除；及在所述顶部电极上形成上金属通路且形成围绕所述上金属通路的上低介电系数层。附图说明当结合附图阅读时，自以下详细描述最佳理解本揭露的方面。注意，根据产业中的标准实践，各种构件未按比例绘制。事实上，为论述清楚起见，可任意增大或减小各种构件的尺寸。图1A绘示具有嵌入在互连结构中的存储器单元的集成电路(IC)的一些实施例的剖面图。图1B绘示具有嵌入在互连结构中的存储器单元的集成电路(IC)的一些替代实施例的剖面图。图2绘示具有嵌入在互连结构中的存储器单元的集成电路(IC)的一些替代实施例的剖面图。图3到13绘示展示制造集成电路(IC)的方法的一些实施例的剖面图。图14绘示制造集成电路(IC)的方法的一些实施例的流程图。具体实施方式下列揭露提供用于实施所提供目标物的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不旨在限制。例如，在下列描述中的第一构件形成在第二构件上方或上可包含其中所述第一构件及所述第二构件经形成直接接触的实施例，且还可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各个实例中重复参考数字及/或字母。此重复是用于简化及清楚的目的且本身并不指示所论述的各种实施例及/或配置之间的关系。此外，为便于描述，空间相对术语(诸如“底下”、“下方”、“下”、“上方”、“上”及类似者)在本文中可用以描述一个组件或构件与另一(些)组件或构件的关系，如图中所绘示。除图中描绘的定向之外，所述空间相对术语还意欲涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或成其它定向)且本文中使用的空间相对描述词同样可相应地解释。半导体制造中的趋势是在单一衬底上集成不同类型的装置以达成更高集成。一个实例是衬底，其具有在其中形成逻辑设备的逻辑区域及在其中形成磁性随机存取存储器(MRAM)或电阻式随机存取存储器(RRAM)装置的存储器区域。为形成此类存储器单元(其在覆盖在所述衬底上的互连结构内形成)，可将底部电极层过量填充到所述互连结构的层间介电层的制备开口中及上方，且可使用化学机械抛光(CMP)及/或图案化工艺来平坦化所述底部电极层且形成底部电极通路(还称为BEVA)。然而，在此类制程中，化学机械抛光(CMP)无法产生在整个衬底上方的平坦表面。例如，当所述底部电极层(其具有相对较高结构完整性且趋于相对良好地“抵抗”CMP)存在于所述存储器区域上方但不在所述逻辑区域上方延伸时，金属互连线(其与所述底部电极层相比，具有相对较低结构完整性)可暴露在逻辑区域中的CMP。由于此金属互连线在结构上比所述底部电极弱，因此在所述底部电极上执行CMP可导致所述逻辑区域中的所述金属互连线的“凹陷”。因此，在针对存储器装置的底部电极平坦化之后，在所述逻辑区域中的所述金属互连线的部分最终可比在所述存储器区域中薄，甚至可能被移除。因此，此类受侵蚀金属线可劣化所得IC的可靠度。另外，随着按比例调整芯片上组件的大小，互连金属层的高度及金属间介电层的厚度也缩小。因此，将存储器装置放置在两个邻近金属层之间可为不适用的。本揭露涉及一种具有放置在两个非连续金属层之间且邻接两个互连金属通路的嵌入式存储器装置的改良集成电路及相关联制造方法。在一些实施例中，所述集成电路包括存储器区域及逻辑区域。下金属层安置在衬底上方，且包括在所述存储器区域内的第一下金属线及在所述逻辑区域内的第二下金属线。上金属层覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线及在所述逻辑区域内的第二上金属线。存储器单元安置在所述第一下金属线与所述第一上金属线之间，且包括平坦底部电极及顶部电极，所述顶部电极与所述底部电极通过电阻切换组件而分离。所述存储器单元分别透过邻接所述平坦底部电极的第一下金属通路连接到所述第一下金属线且透过邻接所述顶部电极的第一上金属通路连接到所述第一上金属线。通过形成所述平坦底部电极且透过所述下金属通路将所述平坦底部电极连接到所述下金属层，无需额外BEVA平坦化及/或图案化工艺。因此，减小损坏所述下金属线的风险，借此提供更可靠读取/写入操作及/或更佳性能。图1A及1B分别展示根据一些实施例的安置在衬底101上方的集成电路(IC)100a及100b的剖面图。如图1A及1B中所展示，互连结构105安置在衬底101上方且跨存储器区域124及逻辑区域126延伸。存储器区域124可对应于安置在互连结构1本文档来自技高网...

【技术保护点】
一种包含存储器区域及逻辑区域的集成电路IC，所述集成电路IC包括：衬底；下金属层，其安置在所述衬底上方，且包括在所述存储器区域内的第一下金属线及在所述逻辑区域内的第二下金属线；上金属层，其覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线及在所述逻辑区域内的第二上金属线；及存储器单元，其安置在所述第一下金属线与所述第一上金属线之间，且包括平坦底部电极及顶部电极，所述顶部电极与所述底部电极通过电阻切换组件而分离；其中所述存储器单元分别透过邻接所述平坦底部电极的第一下金属通路连接到所述第一下金属线，及透过邻接所述顶部电极的第一上金属通路连接到所述第一上金属线。

【技术特征摘要】
2016.08.08 US 15/230,6901.一种包含存储器区域及逻辑区域的集成电路IC，所述集成电路IC包括：衬底；下金属层，其安置在所述衬底上方，且包括在所述存储器区域内的第一下金属线及在所述逻辑区域内的第二下金属线；上金属层，其覆盖在所述下金属层上，且包括在所述存储器区域内的...

【专利技术属性】
技术研发人员：庄学理，廖均恒，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71