确定存储器访问时间的电路制造技术

本公开涉及用于确定存储器访问时间的电路。一种实施例包括：在存储器的第一多个存储器位置中的每个存储器位置中存储该第一多个存储器位置中的另一个存储器位置的地址；以及从在该存储器处接收的总线信号中读取该第一多个存储器位置中的第一存储器位置的地址。该方法还包括读取存储在该第一多个存储器位置中的该第一存储器位置中的数据；以及使用该读取的数据来判定是否出现了读错误。

A circuit for determining the time of access to memory

The present disclosure relates to a circuit for determining the memory access time. Including an embodiment: each memory location in the first plurality of memory locations of the memory stored in the first memory location to another a plurality of memory locations in the address and the address of the first memory; read the position of the first plurality of memory locations from the bus signal received in the memory of the. The method also includes reading data stored in the first memory location stored in the first plurality of memory locations, and using the read data to determine whether there is a reading error.

【技术实现步骤摘要】
确定存储器访问时间的电路
本公开总体上涉及存储器，并且在具体的实施例中涉及确定存储器访问时间的电路。背景在计算系统中，存储器等待时间或访问时间可以是从发出读或写数据的请求直至从存储器获取数据或将数据写入存储器中之间的时间。由此，访问时间可指示给定存储器可如何快速地提供或写入数据。访问时间是重要参数，并且短访问时间可允许计算系统中进行更主动的定时，这样可带来更快的速度和更好的性能。可测试存储器，以确定其访问时间。在某些情况下，可将所确定的访问时间与阈值访问时间进行比较，以判定给定存储器是否可满足阈值访问时间。如果计算系统中的定时被设置成太具进攻性(例如，由于存储器访问时间的不正确确定)，则因为存储器可能不能够向计算系统的其他元件足够快速地提供数据，所以会出现计算系统错误。由此，会需要确定和验证访问时间的有效、准确且简化的方法。
技术实现思路
在实施例中，一种用于确定存储器访问时间的电路可以包括：多个存储元件，该多个存储元件被配置成用于在第一多个存储器位置中的每个存储器位置中存储该第一多个存储器位置中的另一个存储器位置的地址；地址取样电路，该地址取样电路耦合到该多个存储元件并且被配置成用于向该多个存储元件提供地址；以及控制器，该控制器耦合到该多个存储元件和该地址取样电路，该控制器被配置成用于基于判定是否出现读错误来控制该地址取样电路的操作。附图说明现在参考下面的说明并结合附图，以更完整地理解本技术及其优点，在附图中：图1示出包括输入寄存器、存储器和输出寄存器的系统的框图；图2示出了图1中示出的系统的简化时序图；图3示出了图1中示出的系统中包括的存储器的简化框图；图4示出了一种根据实施例的确定存储器访问时间的方法；图5示出了根据实施例的包括多个触发器、存储器单元阵列和与多个触发器通信耦合的控制器的存储器的简化框图；图6示出了根据实施例的图5中示出的存储器的存储器单元阵列中存储的数据的简化表示；图7示意性地展示了根据实施例的存储器；图8A和图8B示出了根据实施例的展示了一种确定图7中示出的存储器的访问时间的方法的流程图；图9A展示了根据实施例的示出了在确定存储器的访问时间期间从存储器输出的读数据的简化时序图，该存储器中的所有读数据与存储器的地址空间兼容；图9B展示了根据实施例的示出了在确定存储器的访问时间期间从存储器输出的读数据的简化时序图，该存储器中的所有读数据中的一个或多个部分不与存储器的地址空间兼容。除非另外指出，在不同图中相应的数字和符号通常指代相应的部分。附图被绘制为清楚地展示实施例的相关方面而不一定按比例绘制。具体实施方式下面详细讨论各实施例的制造和使用。然而，应理解的是，在此所描述的各实施例可应用于各种各样的具体环境中。所讨论的具体的实施例仅说明用于制造且使用各实施例的具体方式，并且不应被解释在受限的范围中。根据各实施例，提供了存储器和系统以及确定存储器的访问时间的方法。一些实施例可实现多个优点。实施例提供简化但准确且可靠的对存储器访问时间的确定，因为在确定过程中使用的是单个时钟源。由此，不需要依赖于不同时钟信号之间的相对时间延迟来确定访问时间，并且可通过仅仅增加单个时钟源的频率来研究访问时间的极限。实施例提供了嵌入存储器并且独立于外部逻辑的访问时间确定方式。由此，可在存储器处于应用或终端用户产品中时确定存储器的访问时间。实施例提供了一种为了判定是否出现存储器错误而避免必须以高频对存储器输出的数据进行取样的系统和方法。而是，在所描述的实施例中，可在有限状态机停止确定访问时间之后，对从存储器输出的数据进行取样和检查。图1示出用于确定存储器访问时间的系统100的框图。如图1中所示，系统100包括输入寄存器102、存储器104和输出寄存器106。在一些实施例中，存储器104可以是随机存取存储器(RAM)、只读存储器(ROM)、相变存储器(PCM)、其组合等。系统100可以是常规存储器测试配置，在该配置中，通过外部测试设备来确定或验证存储器104的访问时间。外部测试设备可以包括输入寄存器102和输出寄存器106。由此，在图1中示出的系统100中，输入寄存器102和输出寄存器106可以是与存储器104分开或不同的模块。如图1中所示，输入寄存器102、存储器104和输出寄存器106均连接到输入总线108。输入总线108可被包括在用于确定存储器104的访问时间的外部测试设备中。如图1的示例中所示，输入寄存器102从输入总线108接收存储器命令信息110。存储器命令信息110可包括地址焊盘块、待访问存储器104的一个或多个地址、用于写命令的信息、用于读命令的信息、其组合等。输入寄存器102还接收输入寄存器时钟信号ICLK，而存储器104接收存储器时钟信号MCLK，并且输出寄存器106接收输出寄存器时钟信号OCLK。如图1中描绘的，可使用输入总线108来提供时钟信号ICL、MCLK和OLCK。如图1中所示，输入寄存器102的输出(在图1中被指示为锁存存储器命令信息112)被提供作为存储器104的输入；存储器104的输出114被提供作为输出寄存器106的输入；并且输出寄存器106的输出116被提供到输出总线108。输出总线118可被包括在用于确定存储器104的访问时间的外部测试设备中。在随后的描述中，结合图2来描述系统100的操作。图2示出了图1中示出的系统100的简化时序图200。在图2的示例中，假设输入总线108上的存储器命令信息110包括用于读命令以及包括待访问存储器104的地址的地址焊盘块的信息。在图1的示例中，待访问存储器104的地址被绘图描绘为A0、A1、A2等。另外，存储在地址A0、A1、A2等处的数据被分别绘图描绘为D0、D1、D2等。参照图1和图2，输入寄存器102接收存储器命令信息110和输入寄存器时钟信号ICLK作为输入。响应于接收存储器命令信息110和输入寄存器时钟信号ICLK，输入寄存器102将存储器命令信息110锁存在输入寄存器时钟信号ICLK的上升沿处(例如，在输入寄存器102的建立时间之后)。被锁存的存储器命令信息被作为锁存存储器命令信息112提供到存储器104。存储器104接收锁存存储器命令信息112和存储器时钟信号MCLK作为输入。在一些示例中，输入寄存器102的建立时间(在图2中指示为“T建立”)可以是或者可以代表或者可以关于输入寄存器时钟信号ICLK与存储器时钟信号之间的时间延迟。图3示出了根据示例的存储器104的简化框图。如图3中所示，存储器104可以包括多个触发器104-1和其中存储有数据的存储器单元(例如，也被称为“存储元件”)阵列104-2。存储器单元阵列104-2可以包括RAM单元阵列、ROM单元阵列、PCM单元阵列、其组合等。存储器单元阵列104-2可以包括多行，其中，每行包括多个存储器单元。多个存储器单元中的每个存储器单元可以包括被配置成用于存储数据的存储器元件。在存储器104是PCM存储器的实施例中，存储器104可以另外地包括组合逻辑104-0，如图3中所示。组合逻辑104-0可被配置成用于对锁存存储器命令信息112进行解码，以生成被顺序提供到多个触发器104-1的预解码存储器地址112-0。存储器时钟信号MCLK和预解码存储器地址112本文档来自技高网...

【技术保护点】
一种用于确定存储器访问时间的电路，其特征在于，包括：多个存储元件，所述多个存储元件被配置成用于在第一多个存储器位置中的每个存储器位置中存储所述第一多个存储器位置中的另一个存储器位置的地址；地址取样电路，所述地址取样电路耦合到所述多个存储元件并且被配置成用于向所述多个存储元件提供地址；以及控制器，所述控制器耦合到所述多个存储元件和所述地址取样电路，所述控制器被配置成用于基于判定是否出现了读错误来控制所述地址取样电路的操作。

【技术特征摘要】
2016.10.19 US 15/297,8971.一种用于确定存储器访问时间的电路，其特征在于，包括：多个存储元件，所述多个存储元件被配置成用于在第一多个存储器位置中的每个存储器位置中存储所述第一多个存储器位置中的另一个存储器位置的地址；地址取样电路，所述地址取样电路耦合到所述多个存储元件并且被配置成用于向所述多个存储元件提供地址；以及控制器，所述控制器耦合到所述多个存储元件和所述地址取样电路，所述控制器被配置成用于基于判定是否出现了读错误来控制所述地址取样电路的操作。2.如权利要求1所述的电路，其特征在于，所述控制器被配置成用于从地址总线信号接收第一地址并且将所述第一地址提供到所述多个存储元件以进行初始读...

【专利技术属性】
技术研发人员：E·卡尔维蒂，M·卡里希米，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：意大利,IT