芯片封装件的篡改检测制造技术

本发明专利技术揭示芯片封装件的篡改检测，其具有改进防篡改的芯片封装件以及使用此类芯片封装件来提供改进防篡改的方法。导线架包括芯片附着座、外引脚，以及位于该外引脚与该芯片附着座之间的内引脚。芯片附着至该芯片附着座。该芯片包括表面，该表面具有外边界以及邻近该外边界布置的接合垫。第一多条线自该外引脚延伸至该芯片的该表面上的相应位置，该些位置相对该接合垫在该外边界的内部。篡改检测电路与该第一多条线耦接。第二多条线自该内引脚延伸至该芯片上的该接合垫。该第二多条线位于该导线架与该第一多条线之间。

【技术实现步骤摘要】
芯片封装件的篡改检测
本专利技术涉及芯片封装，尤其涉及芯片的防篡改封装件以及使用此类封装件提供防篡改的方法。
技术介绍
芯片封装在产品保护及芯片安全方面起作用。例如，芯片封装件可保护被封闭的芯片免受损伤。至于芯片安全，可应用防篡改技术来防止攻击者偷偷访问芯片并阻止逆向工程。需要以改进防篡改为特征的芯片封装件以及使用此类芯片封装件的方法。
技术实现思路
依据本专利技术的一个实施例，一种结构包括导线架，其具有芯片附着座、多个外引脚，以及位于该外引脚与该芯片附着座之间的多个内引脚。芯片附着至该芯片附着座。该芯片包括表面，该表面具有外边界以及邻近该外边界布置的多个接合垫。第一多条线自该外引脚延伸至该芯片的该表面上的相应位置，该些位置相对该接合垫在该外边界的内部。篡改检测电路与该第一多条线耦接。第二多条线自该内引脚延伸至该芯片上的该接合垫。该第二多条线位于该导线架与该第一多条线之间。依据本专利技术的另一个实施例，提供一种方法以检测附着至导线架上的芯片附着座的芯片的篡改的方法。该方法包括：向第一多条线发送第一信号，该第一多条线自该导线架上的多个外引脚延伸至该芯片的表面上方的相应位置；向第二多条线发送第二信号，该第二多条线自该导线架上的多个内引脚延伸至芯片的该表面上的多个接合垫；以及通过篡改保护电路监控该第一信号。附图说明包含于并构成本说明书的一部分的附图说明本专利技术的各种实施例，并与上面所作的本专利技术的概括说明以及下面所作的实施例的详细说明一起用以解释本专利技术的实施例。图1显示依据本专利技术的一个实施例的芯片封装件的剖视图。图2显示图1的芯片封装件的顶视图，其中，出于说明目的移除了外壳。图3显示依据本专利技术的一个实施例利用连接芯片与封装件的线的篡改检测系统的示意图。具体实施方式请参照图1、2并依据本专利技术的一个实施例，芯片封装件10包括芯片12、导线架14，以及具有外表面17的外壳16。芯片12包括一个或多个集成电路，其具有通过使用前端工艺(front-end-of-line；FEOL)制程形成的装置结构。该FEOL制程可包括例如互补金属氧化物半导体(complementary-metal-oxide-semiconductor；CMOS)制程，该制程用以构建经耦接以实施逻辑门及其它类型数字电路的p型与n型场效应晶体管的组合。芯片12包括建立外边界或周边的侧边26，以及被侧边26围绕或限制的表面38。导线架14包括芯片附着垫或座18，其相对内引脚20及外引脚22居中设置。导线架14可由金属(例如铜或铜合金)的薄层组成。芯片12通过例如导热和/或导电黏附剂的层24附着至芯片附着座18。芯片附着座18的不同侧边分别与芯片12的侧边26对齐。可将芯片封装件10表面贴装至衬底40，例如印刷电路板或层叠衬底。芯片附着座18为从芯片12(当开启时)至衬底40的热传递提供低热阻路径。可将内引脚20及外引脚22布置成行，该些行与芯片12的侧边26的其中一条或多条相邻设置并向外间隔开。在芯片12及芯片附着座18呈矩形的该代表性实施例中，引脚20、22的行与芯片12的所有侧边26相邻设置且不同的行可与芯片12的相应不同侧边26平行排列。在一个替代实施例中，引脚20、22可与芯片12的部分侧边26相邻设置。例如，引脚20、22可仅与芯片12的侧边26的其中相对一对相邻设置。在芯片12的各侧边26上，内引脚20被横向设置成它们的相应行，其位于包括外引脚22的相邻行与芯片附着座18之间，以使内引脚20比外引脚22更靠近芯片12及芯片附着座18。引脚20、22可具有不同的尺寸及不同的间距。引脚20、22的相应表面20a、22a与芯片12的表面38面向同一方向取向，以促进打线接合(wirebonding)制程。在一个实施例中，芯片封装件10可为多行四方扁平无引线(QaudFlatNo-leads；QFN)芯片封装件或另一种类型的多行扁平无引线封装件。在一个特定实施例中，芯片封装件10可为双行QFN芯片封装件或另一种类型的双行扁平无引线封装件。在具有不止两行引脚的芯片封装件中，将额外行的引脚设置于内引脚20与外引脚22之间，以将外引脚22设置为与芯片12及芯片附着座18具有最大间距的周边最外行。在通过FEOL制程形成集成电路以后，芯片12经历中间工艺(middle-of-line；MOL)制程及后端工艺(back-end-of-line；BEOL)制程，以形成堆叠布置的多个金属化层级并包括位于最上金属化层级中的接合垫34、36。接合垫34、36可由铜、铝，或这些金属的合金组成，且可通过例如金属沉积层的减成蚀刻(subtractiveetching)形成。接合垫34、36位于芯片12的顶部表面38的BEOL互连结构的最上金属化层级中，且可供打线接合制程使用。接合垫34可用以向芯片12的集成电路提供信号、时钟、功率等的导电路径。在一个实施例中，接合垫36不与芯片12的集成电路连接，而是接合垫36的相邻对通过BEOL互连结构中的导电路径35(示意显示于图2中)连接。导电路径35可位于例如与最上金属化层级相邻的金属化层级中的芯片12的顶部表面38下方。在一个替代实施例中，接合垫36的其中一个或多个可与作为芯片12上的集成电路通过FEOL制程所形成的一个或多个篡改保护电路耦接，如下所述。线30、32没有连接至位于例如芯片堆叠中的多层上的位置。相反，芯片12的表面38提供共平面，在该共平面中将所有线30的端部附着至芯片12并设置所有线32的端部33。接合垫34、36位于由侧边26建立的芯片12的外边界的内部的表面38上，而接合垫36位于接合垫34的内部。接合垫34在由侧边26建立的外周边或边界附近的芯片12的边缘设置，且可被布置成与不同的侧边26相邻的行。内引脚20及接合垫34分别比外引脚22及接合垫36更靠近该外边界。接合垫36位于接合垫36的内部，且内引脚20也横向位于外引脚22的内部。可将接合垫36布置成行，该些行成一角度朝向芯片12的顶部表面38的中心并相对包含接合垫34的行。接合垫36的排列促进提供篡改保护的能力。线30自附着至导线架14上的内行中的内引脚20的一端延伸至附着于芯片12上的接合垫34的相对端。线30用以在芯片12与衬底40之间提供互连，该互连在该芯片的外部环境与芯片12上的集成电路之间提供电性路径。线30的数目及引脚20的数目可依据芯片封装件10及芯片12的设计而变化。线32自附着至导线架14上的外行中的外引脚22的一端31延伸至附着于芯片12上的接合垫36的相对端33。线32的数目及密度以及引脚22及接合垫36的数目及密度可依据提供篡改保护的覆盖范围的需要而变化。线30、32可由具有细直径的金属例如金或铜组成且可通过打线接合制程施加。例如，该打线接合制程可依赖于打线接合工具，该工具行进至接合垫36的其中之一的位置并通过使用热和/或超声能量将位于线32的端部33的球形球附着至接合垫36。随着端部33被附着至接合垫36，该打线接合工具向外引脚22的其中之一以弧形运动方式运动，同时在运动期间分配线32的长度。形成针脚式接合，以将线32的相对端31与外引脚22的其中之一接合。在一个替代操作次序中，可先形成至外引脚22的该针脚式接合并可最后形成至接合垫3本文档来自技高网...

【技术保护点】
一种结构，包括：导线架，具有芯片附着座、多个外引脚，以及位于该外引脚与该芯片附着座之间的多个内引脚；芯片，附着至该芯片附着座，该芯片包括表面，该表面具有外边界以及邻近该外边界布置的第一多个接合垫；第一多条线，自该外引脚延伸至该芯片的该表面上的相应位置，所述位置相对该第一多个接合垫在该外边界的内部；篡改检测电路，与该第一多条线耦接；以及第二多条线，自该内引脚延伸至该芯片上的该第一多个接合垫，该第二多条线位于该导线架与该第一多条线之间。

【技术特征摘要】
2016.06.28 US 15/195,0291.一种结构，包括：导线架，具有芯片附着座、多个外引脚，以及位于该外引脚与该芯片附着座之间的多个内引脚；芯片，附着至该芯片附着座，该芯片包括表面，该表面具有外边界以及邻近该外边界布置的第一多个接合垫；第一多条线，自该外引脚延伸至该芯片的该表面上的相应位置，所述位置相对该第一多个接合垫在该外边界的内部；篡改检测电路，与该第一多条线耦接；以及第二多条线，自该内引脚延伸至该芯片上的该第一多个接合垫，该第二多条线位于该导线架与该第一多条线之间。2.如权利要求1所述的结构，还包括：衬底，该导线架附着至该衬底，该衬底包括经布置以耦接该外引脚的相邻对的多条导电路径。3.如权利要求1所述的结构，其中，该芯片包括第二多个接合垫，各该第一多条线具有耦接至该外引脚的其中之一的第一端，该第一多个接合垫位于该芯片的该第二多个接合垫与该外边界之间，且各该第一多条线具有耦接至该第二多个接合垫的其中之一的第二端。4.如权利要求3所述的结构，还包括：衬底，该导线架附着至该衬底，该衬底包括经布置以耦接该外引脚的相邻对的多条导电路径。5.如权利要求3所述的结构，其中，该芯片具有互连结构，该互连结构具有多条导电路径，且该第二多个接合垫的相邻对通过该互连结构的该导电路径的其中之一连接。6.如权利要求5所述的结构，还包括：衬底，该导线架附着至该衬底，该衬底包括经布置以耦接该外引脚的相邻对的多条导电路径。7.如权利要求1所述的结构，其中，该第一多条线自该外引脚向该芯片的该表面上的该相应位置以相应第一弧延伸，该第二多条线自该内引脚向该第一多个接合垫以相应第二弧延伸，且该第二弧短于该第一弧。8.如权利要求1所述的结构，还包括：衬底，该导线架附着至该衬底；以及外壳，具有外表面，其中，该导线架、该芯片、该第一多条线，以及该第二多条线被封装于该外壳内部，且该导线架、该芯片、该第一多条线，以及该第二多条线位于该衬底与该外壳的该外表面之间。9.如权利要求1所述的结构，...

【专利技术属性】
技术研发人员：理查·S·格拉夫，E·D·B·霍尔，F·帕克巴兹，沙巴斯钦·T·凡托尼，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY