一种ATE多时域测试装置制造方法及图纸

本发明专利技术提出一种ATE多时域测试装置，包括：系统时钟发生器，用于产生系统时钟信号；多个测试通道，每个测试通道分别设置有可调频率的锁相环，所述每个可调频率的锁相环分别连接于所述系统时钟发生器，经过调频处理生成每个测试通道独立的时钟信号。本发明专利技术提出的ATE多时域测试装置，改变现有的ATE测试系统中的只用一个时钟分配给所有测试通道的模式，而采用每个通道都有一个独立的时钟，因此可以产生多个时钟系统，从而可以更灵活的生成所需的多种频率的测试向量，更好地满足芯片的并发测试要求，不需要重新配置向量，也可大大节省测试向量存储器内存；更不需要在DUT板上加入复杂的外部模块。

【技术实现步骤摘要】
一种ATE多时域测试装置
本专利技术涉及半导体集成电路测试领域，且特别涉及一种ATE多时域测试装置。
技术介绍
在集成电路测试中，有些复杂的器件要求其内部不同模块同时工作在不同的时钟域。此外，随着集成电路的高速发展，芯片的集成度越来越高，集成的模块越来越多，测试过程中要覆盖到各个模块需要花费大量的时间，这时就提出并发测试的要求，即多个模块同时测试以节省测试时间，各模块工作的频率要求不一样，这也需要我们ATE能进行多时域的测试。ATE为集成电路测试时使用的自动测试设备。但目前大多ATE只有一个系统时钟，即一段时间内系统只能工作在一个测试频率下，并不足以支持如上要求。图1所示为现有ATE测试系统的向量产生结构。所有通道20均采用相同的工作时钟周期，即所有通道20只能同时工作在同一频率下，其时钟由系统的时钟板通过锁相环10分配给每个通道20。目前针对这种多时域的要求，ATE的解决方案是设置系统时钟的频率为所使用各频域频率的一个公倍数，通过在向量中进行配置，使得配置后的向量达到器件需要的多时域要求。这种方法的缺点：一是带来了大量的测试向量后期配置处理工作；二是这种方案会占用更多的向量存储器的内存，有些则可能超出ATE系统测试向量深度的要求；三是受硬件限制，系统时钟的频率在一定的限制范围内，当找不到这样的频率满足器件的多时域频率要求，则需要我们降低测试要求，有些则完全不能满足测试要求。例如，当芯片要求部分管脚同时分别需工作在1/29.6ns，1/37ns以及1/74ns这3种频率下。首先分析芯片所工作的这3个频率，计算出所需设置系统时钟周期为14.8ns，然后对向量进行修改，原先运行1/29.6ns频率的一行向量例如状态“0”，在现有时钟频率下现在需运行两行“0”、“0”来实现，其他频率类似。如此，测试向量变复杂且所占的测试向量存储器内存增多。当系统不能满足多时域测试要求时，我们也会采取在测试板(DUT)上加入外部模块来满足对系统时域外其他时域要求，这种方法的缺点是：往往这种外部模块是针对这一个产品的专用模块，结构复杂，成本高且兼容性不好，当换到另一个产品时，需要再行设计。
技术实现思路
本专利技术提出一种ATE多时域测试装置，能够解除现有ATE系统对多时域测试要求的限制，提高测试效率，且更能适应越来越复杂的芯片对测试提出的要求。为了达到上述目的，本专利技术提出一种ATE多时域测试装置，包括：系统时钟发生器，用于产生系统时钟信号；多个测试通道，每个测试通道分别设置有可调频率的锁相环，所述每个可调频率的锁相环分别连接于所述系统时钟发生器，经过调频处理生成每个测试通道独立的时钟信号。进一步的，所述系统时钟发生器为程序可控的时钟发生器，根据系统设置产生的系统时钟信号频率。进一步的，所述每个测试通道的可调频率的锁相环根据当前测试通道的工作频率设定进行调频处理，生成每个测试通道独立的时钟信号。进一步的，所述多个测试通道分别设置有向量存储器，用于存储测试向量数据和其工作时钟周期信息。本专利技术提出的ATE多时域测试装置，改变现有的ATE测试系统中的只用一个时钟分配给所有测试通道的模式，而采用每个通道都有一个独立的时钟，因此可以产生多个时钟系统，从而可以更灵活的生成所需的多种频率的测试向量，更好地满足芯片的并发测试要求，不需要重新配置向量，也可大大节省测试向量存储器内存；更不需要在DUT板上加入复杂的外部模块。附图说明图1所示为现有ATE测试系统的向量产生结构。图2所示为本专利技术较佳实施例的ATE多时域测试装置结构示意图。具体实施方式以下结合附图给出本专利技术的具体实施方式，但本专利技术不限于以下的实施方式。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本专利技术实施例的目的。请参考图2，图2所示为本专利技术较佳实施例的ATE多时域测试装置结构示意图。本专利技术提出一种ATE多时域测试装置，包括：系统时钟发生器100，用于产生系统时钟信号；多个测试通道200，每个测试通道200分别设置有可调频率的锁相环300，所述每个可调频率的锁相环300分别连接于所述系统时钟发生器100，经过调频处理生成每个测试通道200独立的时钟信号。根据本专利技术较佳实施例，所述系统时钟发生器100为程序可控的时钟发生器，根据系统设置产生的系统时钟信号频率。所述多个测试通道200分别设置有向量存储器400，用于存储测试向量数据和其工作时钟周期信息。所述每个测试通道200的可调频率的锁相环300根据当前测试通道的工作频率设定进行调频处理，生成每个测试通道独立的时钟信号。在现有的ATE基础上，给每个通道加上了可调频率的锁相环(PLL)，因此每个通道都有独立的时钟系统，每个通道也就能生成各自频率下的测试向量。本实施例中，本专利技术的ATE系统结构，则每个通道对应于芯片的每个pin脚均可工作在独立的频率下，将频率相同的pin脚分在同一个接口，只要设置这3个接口的周期为29.6ns，37ns和74ns，则系统各个接口下的pin脚就能生成相应频率的驱动或比较向量了。如此，相较于现有技术，测试向量更为简单，且节省向量存储器内存。综上所述，本专利技术提出的ATE多时域测试装置，改变现有的ATE测试系统中的只用一个时钟分配给所有测试通道的模式，而采用每个通道都有一个独立的时钟，因此可以产生多个时钟系统，从而可以更灵活的生成所需的多种频率的测试向量，更好地满足芯片的并发测试要求，不需要重新配置向量，也可大大节省测试向量存储器内存；更不需要在DUT板上加入复杂的外部模块。虽然本专利技术已以较佳实施例揭露如上，然其并非用以限定本专利技术。本专利技术所属
中具有通常知识者，在不脱离本专利技术的精神和范围内，当可作各种的更动与润饰。因此，本专利技术的保护范围当视权利要求书所界定者为准。本文档来自技高网...

【技术保护点】
一种ATE多时域测试装置，其特征在于，包括：系统时钟发生器，用于产生系统时钟信号；多个测试通道，每个测试通道分别设置有可调频率的锁相环，所述每个可调频率的锁相环分别连接于所述系统时钟发生器，经过调频处理生成每个测试通道独立的时钟信号。

【技术特征摘要】
1.一种ATE多时域测试装置，其特征在于，包括：系统时钟发生器，用于产生系统时钟信号；多个测试通道，每个测试通道分别设置有可调频率的锁相环，所述每个可调频率的锁相环分别连接于所述系统时钟发生器，经过调频处理生成每个测试通道独立的时钟信号。2.根据权利要求1所述的ATE多时域测试装置，其特征在于，所述系统时钟发生器为程序可控的时钟发生器，根...

【专利技术属性】
技术研发人员：邓维维，张志勇，王华，王锦，凌俭波，
申请(专利权)人：上海华岭集成电路技术股份有限公司，
类型：发明
国别省市：上海,31