自我预充电的内存电路制造技术

本发明专利技术涉及自我预充电的内存电路，其关于半导体结构，并且尤其关于用于内存的感测电路及使用方法。该内存包括自我参考感测放大器，其经结构化成利用自主预充电启动电路系统以基于一跳脱点而校准其个别预充电，该自主预充电启动电路系统只要已进行或完成感测，便开始预充电各唯一单元上的感测线。

Self precharging memory circuit

The invention relates to a self precharging memory circuit, on a semiconductor structure, and in particular a sensing circuit for memory and a method for using it. The memory includes self reference sense amplifier, the structure formation by using self precharge starting circuit system based on a jump off point and calibration of its individual pre charging, the independent precharge starting circuit system has been completed or as long as the sensing, began the pre charge only unit on the sensing line.

【技术实现步骤摘要】
自我预充电的内存电路
本专利技术是关于半导体结构，并且尤其关于自我预充电的内存电路及使用方法。
技术介绍
单端感测通常是配合内容可寻址内存(CAM)中的匹配线(ML)以及八晶体管静态随机访问内存(8TSRAM)中的位线来使用。感测是在两个非重叠阶段(PRE-CHARGE及SENSE)中进行，各阶段是由GLOBAL感测信号所控制。亦即，匹配线或位线是先预充电，然后再来评估(例如：感测)。在SRAM胞元中，各阶段(例如：预充电及感测)已定时约束5个标准偏差弱式(sigmaweak)PRE-CHARGE单元及5个标准偏差弱式SENSE单元，满足单一单元的PRE-CHARGE为5个标准偏差弱式且SENSE单元也为5个标准偏差弱式的非常低机率。随着技术比例缩放至次微米几何形态，随机装置变异(randomdevicevariation；RDV)正变得更加显著，其效应在半导体内存设计中尤其明显。亦即，RDV正成为改善效能的主要瓶颈。举例而言，随着装置变异增大，信号抵达及数据撷取的时序不确定性跟着增大，需要更大的数据撷取裕度，效能因此受到限制。即使是在设计完全一样的邻接装置中，参数的RDV仍可包括晶本文档来自技高网...

【技术保护点】
一种内存，其包含自我参考感测放大器，其经结构化成利用自主预充电启动电路系统以基于跳脱点而校准其个别预充电，该自主预充电启动电路系统只要已进行或完成感测，便开始预充电各个唯一单元上的感测线。

【技术特征摘要】
2016.06.07 US 15/175,4661.一种内存，其包含自我参考感测放大器，其经结构化成利用自主预充电启动电路系统以基于跳脱点而校准其个别预充电，该自主预充电启动电路系统只要已进行或完成感测，便开始预充电各个唯一单元上的感测线。2.如权利要求1所述的内存，还包含全局信号，一旦所有单元都已完成感测运作便加强该预充电。3.如权利要求1所述的内存，其中，该自主预充电启动电路系统在内存阵列中其它内存的其它单元完成其感测前，先对于下一个读取周期预充电该感测线。4.如权利要求1所述的内存，其中，该自主预充电启动电路系统包含与第二晶体管串联的第一晶体管、以及侦测各个个别内存单元上的信号发展并且控制预充电持续时间与感测持续时间而无需用到全局预充电信号的反相器。5.如权利要求1所述的内存，其中，该感测线预充电的开始阶段是通过感测输出来触发，并且独立于全局预充电信号。6.如权利要求1所述的内存，其中，该自主预充电启动电路系统包含：反相器，其输入为该感测线且其输出连接至NFET的栅极；该NFET将该感测线耦合至反相版的感测节点；预充电PFET是耦合至该感测节点且其栅极连接至锁存器的感测回授信号；该锁存器将该感测节点耦合至该感测输出；以及第二预充电PFET与该预充电PFET并联连接。7.如权利要求6所述的内存，其中，该第二预充电PFET连接至全局重设信号(RESETA)。8.如权利要求7所述的内存，还包含连接至该锁存器的输入的重设信号(RESETB)，其中，当该重设信号(RESETB)正在重设该锁存器时，该全局重设信号(RESETA)加强该预充电，但该第二预充电PFET在自发预充电的情况下未完全预充电该感测线。9.如权利要求8所述的内存，其中，该锁存器包含交叉耦合的NAND栅。10.如权利要求8所述的内存，其中，当感测线电压电平低于该反相器的临限电压时，该感测回授信号走高并且接通该NFET，而该感测线将会由该感测节点上拉。11.如权利要求10所述的内存，其中，只要该感测线电压电平超过该反相器的该临限电压...

【专利技术属性】
技术研发人员：I·阿尔索夫斯基，李晴，赵薇，胡晓莉，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY