非易失性存储器装置及其读取方法制造方法及图纸

一种非易失性存储器装置及其读取方法。非易失性存储器装置包括错误检查和纠正解码电路、主缓冲器电路、多路复用器以及接口电路。错误检查和纠正解码电路将原码字解码为经解码码字。主缓冲器电路耦接错误检查和纠正解码电路以接收并存储该经解码码字的第一数据部。多路复用器的第一输入端耦接主缓冲器电路的输出端，第二输入端耦接错误检查和纠正解码电路的输出端。接口电路耦接多路复用器的输出端并从多路复用器接收第一数据部以提供给主机。

【技术实现步骤摘要】
非易失性存储器装置及其读取方法
本专利技术是有关于一种存储器装置，且特别是有关于一种非易失性存储器(non-volatilememory,NVM)装置及其读取方法。
技术介绍
与传统的硬盘机(harddiskdrives)相比，由于闪存(flashmemory)存储设备的读/写性能佳且功耗低，使得闪存被广泛应用于数据存储系统中。闪存的读取效能通常可由两项指标评估，即非连续读取(例如是：随机读取(randomread))速率与连续读取(sequentialread)速率。相较于执行连续读取时使用较大型的分组，当执行非连续读取时，闪存会将数据以小型分组的形式(例如：以4K或更少的字节为单位)发送给主机。一般而言，非连续读取速率较连续读取速率慢，因此其往往成为闪存读取效能的瓶颈。随着电子产品对存储器读取速率的要求提高，需要发展新的读取技术以提升闪存的非连续读取速率。
技术实现思路
本专利技术提供一种非易失性存储器(non-volatilememory,NVM)装置及其读取方法，可以减少在进行非连续读取时的管线层级(pipelinestage)，藉以加快非连续读取速率。在本专利技术的一实施例提出一种非易失性存储器装置，包括：错误检查和纠正(ErrorCheckingandCorrecting，以下称ECC)解码电路、主缓冲器电路、多路复用器以及接口电路。ECC解码电路用以将原码字解码为经解码码字。主缓冲器电路耦接ECC解码电路的输出端，以接收并存储经解码码字的第一数据部。多路复用器的第一输入端耦接主缓冲器电路的输出端。多路复用器的第二输入端耦接ECC解码电路的输出端，以接收第一数据部。在第一操作模式中，多路复用器选择性将多路复用器的第一输入端耦接至多路复用器的输出端。在第二操作模式中，多路复用器选择性将多路复用器的第二输入端耦接至多路复用器的输出端。接口电路耦接多路复用器的输出端，其中接口电路从多路复用器的输出端接收第一数据部以提供给主机。在本专利技术的一实施例提出一种非易失性存储器装置的读取方法。此读取方法包括：利用ECC解码电路将原码字解码为经解码码字；在第一操作模式中，将该解码码字的第一数据部通过主缓冲器电路传输至接口电路；在第二操作模式中，将第一数据部绕过主缓冲器电路传输至接口电路；以及由接口电路将第一数据部提供给主机。在本专利技术的一实施例提出一种非易失性存储器装置，包括：ECC解码电路、接口电路、第一循环冗余检查(CyclicRedundancyCheck，以下称CRC)电路以及第二CRC电路。ECC解码电路用以将原码字解码为经解码码字，其中经解码码字包括第一数据部与第一CRC码。接口电路耦接ECC解码电路的输出端，以接收第一数据部，其中接口电路用以提供第一数据部给主机。第一CRC电路耦接至ECC解码电路，以接收第一数据部与第一CRC码。第一CRC电路被配置为对第一数据部进行第一循环冗余检查，并且基于第一循环冗余检查的结果与第一CRC码的关系来产生检查状态信息。第二CRC电路耦接至接口电路，以接收第一数据部。所述第二循环冗余检查电路被配置为对第一数据部进行第二循环冗余检查，以产生第二CRC码。第二CRC电路依据第一CRC电路的检查状态信息来决定是否进一步改变第二CRC码以使第二CRC码不符合第一数据部。在本专利技术的一实施例提出一种非易失性存储器装置的读取方法。此读取方法包括：利用ECC解码电路将原码字解码为经解码码字，其中经解码码字包括第一数据部与第一CRC码；由接口电路提供第一数据部给主机；由第一CRC电路对ECC解码电路所提供的第一数据部进行第一循环冗余检查，并且基于第一循环冗余检查的结果与第一CRC码的关系来产生检查状态信息；由第二CRC电路对接口电路所提供的第一数据部进行第二循环冗余检查，以产生第二CRC码；以及依据检查状态信息来决定是否进一步改变第二CRC码以使第二CRC码不符合第一数据部。基于上述，本专利技术实施例所提供的非易失性存储器装置及其读取方法可以通过绕过(bypass)主缓冲器电路来减少在进行非连续读取时的管线层级，藉以加快非连续读取速率。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。附图说明图1说明一种非易失性存储器装置的电路方块示意图。图2是依照本专利技术一实施例说明一种非易失性存储器装置的电路方块示意图。图3是依照本专利技术另一实施例说明一种非易失性存储器装置的电路方块示意图。图4是结合图2及图3的实施例的另一种非易失性存储器装置的电路方块示意图。图5A与图5B是依照本专利技术不同实施例说明经解码码字的数据结构示意图。图6A说明图1所示非易失性存储器装置的管线层级的示意图。图6B说明图4所示非易失性存储器装置的管线层级的示意图。图7是依照本专利技术另一实施例说明图2所示非易失性存储器装置的读取方法的流程示意图。图8是依照本专利技术另一实施例说明图3所示非易失性存储器装置的读取方法的流程示意图。图9是依照本专利技术另一实施例说明图4所示非易失性存储器装置的读取方法的流程示意图。具体实施方式在本案说明书全文(包括申请专利范围)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。图1说明一种非易失性存储器(non-volatilememory,NVM)装置100的电路方块(circuitblock)示意图。主机10可以是计算机、手持式电子装置或其他电子装置。例如，主机10可以是个人计算机、手持式计算机、个人数字助理(personaldigitalassistant,PDA)、便携式媒体播放器(portablemediaplayer,PMP)、MP3播放器、智能型手机(smartphone)、数字相机、摄录机(camcorders)、录音机、游戏机、传真机、扫描仪、打印机等等。非易失性存储器装置100可以是个人计算机存储卡国际协会(PersonalComputerMemoryCardInternationalAssociation,PCMCIA)卡、小型闪存(compactflash,CF)卡、智能型媒体卡(smartmediacard,SMC)、随身碟(memorystick)、多媒体卡(multimediacard,MMC，例如RS-MMC、MMC-micro等)、安全数字卡(securitycard,SD，例如miniSD、microSD、SDHC等)、通用闪存存储(universalflashstorage,UFS)装置、固态硬盘(solidstatedisk/drive,SSD)等等。依照不同的应用情境，非易失性存储器装置100可以存储音频、图像、视频数据及/或其他数字数据。非易失性存储器装置100耦接至主机10。非易失性存储器装置100可以提供存储空间给主机10。主机10可利用任一种标准化接口(或非标准接口)连接至非易失性存本文档来自技高网...

【技术保护点】
一种非易失性存储器装置，包括：一错误检查和纠正解码电路，用以将一原码字解码为一经解码码字；一主缓冲器电路，耦接该错误检查和纠正解码电路的一输出端以接收并存储该经解码码字的一第一数据部；一多路复用器，具有一第一输入端以耦接该主缓冲器电路的一输出端，且具有一第二输入端以耦接该错误检查和纠正解码电路的该输出端以接收该第一数据部，其中在一第一操作模式中该多路复用器选择性将该多路复用器的该第一输入端耦接至该多路复用器的一输出端，且在一第二操作模式中该多路复用器选择性将该多路复用器的该第二输入端耦接至该多路复用器的该输出端；以及一接口电路，耦接该多路复用器的该输出端，其中该接口电路从该多路复用器的该输出端接收该第一数据部以提供给一主机。

【技术特征摘要】
2017.05.12 TW 1061156881.一种非易失性存储器装置，包括：一错误检查和纠正解码电路，用以将一原码字解码为一经解码码字；一主缓冲器电路，耦接该错误检查和纠正解码电路的一输出端以接收并存储该经解码码字的一第一数据部；一多路复用器，具有一第一输入端以耦接该主缓冲器电路的一输出端，且具有一第二输入端以耦接该错误检查和纠正解码电路的该输出端以接收该第一数据部，其中在一第一操作模式中该多路复用器选择性将该多路复用器的该第一输入端耦接至该多路复用器的一输出端，且在一第二操作模式中该多路复用器选择性将该多路复用器的该第二输入端耦接至该多路复用器的该输出端；以及一接口电路，耦接该多路复用器的该输出端，其中该接口电路从该多路复用器的该输出端接收该第一数据部以提供给一主机。2.如权利要求1所述的非易失性存储器装置，其中当该主机对该非易失性存储器装置进行一连续读取操作时，该多路复用器操作于该第一操作模式，以及当该主机对该非易失性存储器装置进行一非连续读取操作时，该多路复用器操作于该第二操作模式。3.如权利要求1所述的非易失性存储器装置，其中该经解码码字包括该第一数据部与一第一循环冗余检查码，而该非易失性存储器装置还包括：一第一循环冗余检查电路，耦接至该错误检查和纠正解码电路以接收该第一数据部与该第一循环冗余检查码，该第一循环冗余检查电路被配置为对该第一数据部进行一第一循环冗余检查，并且基于该第一循环冗余检查的结果与该第一循环冗余检查码的关系来决定是否阻止该主缓冲器电路输出该第一数据部给该多路复用器。4.如权利要求3所述的非易失性存储器装置，其中该经解码码字还包括一第二数据部与一第二循环冗余检查码，而该第一循环冗余检查电路对该第二数据部进行该第一循环冗余检查，并且基于该第二数据部的该第一循环冗余检查的结果与该第二循环冗余检查码的关系来决定是否阻止该主缓冲器电路输出该第二数据部给该多路复用器。5.如权利要求1所述的非易失性存储器装置，其中该经解码码字包括该第一数据部与一第一循环冗余检查码，而该非易失性存储器装置还包括：一第一循环冗余检查电路，耦接至该错误检查和纠正解码电路以接收该第一数据部与该第一循环冗余检查码，该第一循环冗余检查电路被配置为对该第一数据部进行一第一循环冗余检查，并且基于该第一循环冗余检查的结果与该第一循环冗余检查码的关系来产生一检查状态信息；以及一第二循环冗余检查电路，耦接至该接口电路以接收该第一数据部，该第二循环冗余检查电路被配置为对该第一数据部进行一第二循环冗余检查以产生并提供一第二循环冗余检查码，其中该第二循环冗余检查电路依据该检查状态信息来决定是否进一步改变该第二循环冗余检查码以使该第二循环冗余检查码不符合该第一数据部。6.如权利要求5所述的非易失性存储器装置，其中，当该检查状态信息表示该第一循环冗余检查的结果为正确时，该第二循环冗余检查电路维持符合该第一数据部的该第二循环冗余检查码；当该检查状态信息表示该第一循环冗余检查的结果为错误时，该第二循环冗余检查电路进一步改变该第二循环冗余检查码，以使该第二循环冗余检查码不符合该第一数据部；以及该接口电路从该第二循环冗余检查电路接收该第二循环冗余检查码以提供给该主机。7.如权利要求6所述的非易失性存储器装置，其中在该第二循环冗余检查电路藉由进行该第二循环冗余检查来产生该第二循环冗余检查码后，当该检查状态信息表示该第一循环冗余检查的结果为错误时，该第二循环冗余检查电路对该第二循环冗余检查码进一步进行位反转，以使该第二循环冗余检查码不符合该第一数据部。8.一种非易失性存储器装置的读取方法，包括：利用一错误检查和纠正解码电路将一原码字解码为一经解码码字；在一第一操作模式中，将该经解码码字的一第一数据部通过一主缓冲器电路传输至一接口电路；在一第二操作模式中，将该第一数据部绕过该主缓冲器电路传输至该接口电路；以及由该接口电路将该第一数据部提供给一主机。9.如权利要求8所述的读取方法，其中当该主机对该非易失性存储器装置进行一连续读取操作时，该非易失性存储器装置操作于该第一操作模式，以及当该主机对该非易失性存储器装置进行一非连续读取操作时，该非易失性存储器装置操作于该第二操作模式。10.如权利要求8所述的读取方法，其中该经解码码字包括该第一数据部与一第一循环冗余检查码，而该非易失性存储器装置的读取方法还包括：对该第一数据部进行第一循环冗余检查，并且基于该第一循环冗余检查的结果与该第一循环冗余检查码的关系来决定是否阻止该主缓冲器电路输出该第一数据部。11.如权利要求10所述的读取方法，其中该经解码码字还包括一第二数据部与一第二循环冗余检查码，而该非易失性存储器装置的读取方法还包括：对该第二数据部进行该第一循环冗余检查，并且基于该第二数据部的该第二循环冗余检查的结果与该第二循环冗余检查码的关系来决定是否阻止该主缓冲器电路输出该第二数据部。12.如权利要求8所述的读取方法，其中该经解码码字包括该第一数据部与一第一循环冗余检查码，而该非易失性存储器装置的读取方法还包括：由一第一循环冗余检查电路对该第一数据部进行一第一循环冗余检查，并且基于该第一循环冗余检查的结果与该第一循环冗余检查码的关系来产生一检查状态信息；由一第二循环冗余检查电路对该第一数据部进行一第二循环冗余检查，以产生并提供一第二循环冗余检查码；以及依据该检查状态信息来决定是否进一步改变该第二循环冗余检查码以使该第二循环冗余检查码不符合该第一数据部。13.如权利要求12所述的读取方法，其中当该检查状态信息表示该第一循环冗余检查的结果为正确时，维持符合该第一数据部的该第二循环冗余检查码，以及将该第二循环冗余检查码提供给该主机；当该检查状态信息表示该第一循环冗余检查的结果为错误时，改变该第二循环冗余检查码，以使该第二循环冗余检查码不符合该第一数据部，以及将该第二循环冗余检查码提供给该主机。14.一种非易失性...

【专利技术属性】
技术研发人员：赖义麟，陈振德，钟英哲，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：中国台湾,71