用于处理从非易失性存储器阵列检索的状态置信度数据的方法和设备技术

一种设备可包括将从非易失性存储器检索数据的控制器以及可在控制器上操作以在包括许多感测条件的第一组感测条件下读取非易失性存储器的存储器存储单元的纠错模块。该纠错模块进一步可操作用于设定已编码输出中的第一组位，该第一组位包括将指示存储器存储单元的逻辑状态的逻辑状态位和将基于第一组感测条件下的读取结果而指示逻辑状态位的准确度的已编码输出中的一个或多个附加位，该第一组感测条件包括比第一组位更大的数目。公开了其他实施例并要求保护。

Method and apparatus for processing state confidence data retrieved from non-volatile memory array

An apparatus can include a controller that retrieves data from non-volatile memory and an error correction module that can be operated on a controller to read a non-volatile memory storage unit under a first set of sensing conditions including a number of sensing conditions. The error correction module is further operable to set encoding output in the first set, the logic state of the first group of bits will include direct memory storage unit logic state and the first group to read the results under the condition of test indicated the logic state of the accuracy has been output encoding one or more of the additional, the first set of sensing conditions including the number is greater than the first set of bit. Other embodiments are disclosed and protection is required.

【技术实现步骤摘要】
用于处理从非易失性存储器阵列检索的状态置信度数据的方法和设备
技术介绍
本案是申请号：201280072014.3，专利技术名称为：用于处理从非易失性存储器阵列检索的状态置信度数据的方法和设备的分案申请。随着存储器件中的存储单元尺寸缩小至较小的尺寸，数据存储的完整性受到挑战。特别地，诸如NAND闪速存储器之类的非易失性存储器件中的原始位出错率已被观察到随着减小的存储单元尺寸而增加。NAND闪速架构被结构化成使得存储器更多地像块器件被访问，该块器件包括硬盘或存储卡，其中，块可包含多个页面。NAND技术依赖于纠错码（ECC）过程来补偿在正常器件操作期间可自发地出故障的位。为了实现可容忍位出错率，通常在系统层级采用纠错引擎。在新生代的NAND产品中已采用的最常见ECC使用所谓的BCH代码（缩写是从专利技术人的姓名Bose、Ray-Chaudhuri和Hocquenghem导出的）。然而，BCH代码可能不能输送随着存储器存储单元尺寸继续调整至更小尺寸而在未来几代NAND产品中可能要求的纠错能力。另一方面，诸如低密度奇偶校验（LDPC）之类的错误代码提供更大的能力，但是要求NAND存储器以与常规用户数据不同的方式提供数据。不同于BCH方法，其使用“硬解码”，包括LDPC的某些代码启用“软解码”，其中，除每个位值之外，解码器还能够使用其他数据来估计位的可靠性。软解码相比于硬解码而言能够提供显著的修正能力增益，因为解码器知道哪些位更有可能翻转且可以在其修正算法中使用此信息。特别地，LPDC程序要求提供状态置信度数据。状态置信度数据指的是反映数据的可靠性以指示存储器存储单元的状态的数据。在采用LDPC方案的纠错方法中，ECC引擎可将状态置信度信息转换成常规用户数据。为了实现用于诸如NAND存储器件之类的非易失性存储器件的状态置信度数据的高效生成，目前方案可能要求修改。相应地，可能需要改善的技术和设备以解决这些及其他问题。附图说明图1描述了系统实施例的框图。图2描述了另一系统实施例的框图。图3描述了另一系统实施例的框图。图4描述了另一系统实施例的框图。图5描述了根据本实施例的情形。图6a—6c描述了替换示例性布置。图7描述了采用图6a的布置的另一情形。图8a—8c描述了根据本实施例的另一情形。图9描述了示例性实施例的操作。图10呈现示例性第一逻辑流程。图11描述了示例性第二逻辑流程。图12描述了示例性第三逻辑流程。图13描述了示例性第四逻辑流程。图14描述了示例性第五逻辑流程。图15是示例性系统实施例的图。具体实施方式各种实施例涉及到用以读取并修正存储在非易失性存储器中的数据的新型系统、设备以及方法。特别地，本实施例的方法和设备可处理存储数据以确定数据错误的可能性。各种实施例针对状态置信度数据的生成和该数据的处理，使得可应用更准确且高效的纠错。在各种实施例中，可将要修正的数据存储在非易失性存储器阵列中，诸如NAND闪速存储器、相变存储器（PCM）、自旋存储器；堆叠相变存储器（PCMS）、磁阻随机存取存储器（MRAM）、自旋存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）或可能期望从其提取关于存储在存储器中的信息的状态置信度数据的其他存储器。在诸如NAND闪速存储器技术之类的非易失性存储器中，使用浮栅晶体管来存储电荷，其控制开启控制给定存储器存储单元的浮栅晶体管所需的阈值电压（VT）。用于给定存储器存储单元的VT水平又用来确定该存储器存储单元的逻辑状态。在NAND闪速架构中，存储器阵列被连接到字线和位线，多个晶体管被串联地连接在其中。只有当所有字线都被拉高（在晶体管的VT以上）时，位线才被拉低。为了执行读操作，通常大部分字线被上拉至已编程位的VT以上，而一个被上拉至刚好超过被擦掉位的VT之上。如果所选位未被编程，则该串联组将进行传导（并将位线拉低）。随着NAND闪存的存储器尺寸增加，相邻存储单元之间的间隔减小且错误生成的可能性增加，如前所述。为了解决此问题，各种实施例提供了读取NAND器件的改善方法，使得能够更准确地且高效地确定存储器存储单元的逻辑状态。特别地，如下面详述的，本实施例提供了用于对从对存储器存储单元执行多次感测操作导出的状态置信度信息进行编码和管理的新型程序。图1描述了存储器系统102的实施例。存储器系统102可包括控制器104、状态置信度（SC）纠错模块106以及存储器106，其可包括多个存储器单元106-a至106-n，其中，整数a、b、c、d、e、f和n表示任何正整数。存储器系统102可管理信息在存储器单元106-a至106-n中的存储，包括向存储器写入和读取数据。如下面详述的，SC纠错模块108可确定并管理用于存储在存储器106中的信息的状态置信度数据。图2描述了SC纠错模块108的实施例的框图。除非另外具体地说明，可用软件、硬件或两者的组合来体现SC纠错模块108及其组成部件。特别地，并不是SC纠错模块108的所有部件都需要位于单个设备中。因此，某些部件可位于NAND芯片中，而其他的位于NAND芯片外部。SC纠错模块108可包括数据命令模块204，下面详述其操作。简而言之，数据命令模块可向存储器106提供命令，其例如在读操作期间识别是否要提供状态置信度数据或是否将以常规方式读取数据。感测模块206可管理将应用于存储器106的感测操作的细节，包括建立用于从存储器106中的存储器存储单元读取数据的感测条件。下面详述其操作的编码模块208可对从存储器106读取的数据进行编码，诸如对状态置信度信息进行编码以便由纠错技术来处理。纠错代码（ECC）引擎210可使用处理状态置信度数据的方法、诸如LDPC方法来提供对从存储器106提取的数据的纠错。在各种实施例中，数据命令模块204和ECC引擎210可位于NAND设备212外部，而感测模块206和编码模块208可与存储器106一起位于NAND器件212内部，如所示。图3描述了数据命令模块204的细节。如所示，数据命令模块204可包括常规数据请求发生器，其进行操作以用信号通知存储器将以常规方式从存储器读出数据。该常规格式可将在存储器读取中被询问的存储器存储单元的逻辑状态提供为用“1”或“0”表示的单位。还参考图1，针对给定应用或响应于给定器件，数据命令模块204可确定例如来自存储器106的数据不需要包括状态置信度信息。因此，数据命令模块204可采用常规数据请求发生器来转送信号以在存储器106中发起常规读操作。该常规读操作可导致常规ECC程序的使用，诸如BCH代码的应用。在其他情况下，数据命令模块204可确定读操作将包括状态置信度信息。例如，在致密存储器中，应用用于读取给定数据集的LDPCECC程序以改善可靠性可能是适当的。如上所述，NAND存储器通常依赖于ECC作为一个手段来补偿可能是坏的或者可能在正常器件操作中自发地出故障的位。在常规方法中，如果ECC程序不能在读取期间纠正错误，则其将把该错误传递给客户。然而，使用BCH方法来纠正错误的能力可能小于所需的，尤其是对于其中故障率可能高的更致密存储器而言。如果将对数据操作应用LDPC纠错，则因此数据命令模块204可采用SC数据请求发生器304以转送信号并发起且管理产生用于处理的状态置信度数据的读操作。本文档来自技高网...

【技术保护点】
一种其上存储有指令的计算机可读介质，当执行指令时使得计算设备执行以下操作：在包括许多感测条件的第一组感测条件下对非易失性存储器的存储器存储单元进行读取；确定一组基准电压，其标记用于多位存储器存储单元的第一位的逻辑状态之间的过渡；以及执行一组感测测量，每组感测测量包括在跨越围绕该组基准电压的每个基准电压的一定范围的阈值电压的多个感测基准电压下对非易失性存储器进行读取；分配其数目小于感测条件的第一组位将对存储器存储单元进行读取的结果编码为已编码输出；设定已编码输出中的第一组位，该第一组位包括将指示存储器存储单元的逻辑状态的逻辑状态位和将基于第一组感测条件下的读取结果而指示逻辑状态位的准确度的已编码输出中的一个或多个附加位，该第一组感测条件包括比第一组位更大的数目。

【技术特征摘要】
1.一种其上存储有指令的计算机可读介质，当执行指令时使得计算设备执行以下操作：在包括许多感测条件的第一组感测条件下对非易失性存储器的存储器存储单元进行读取；确定一组基准电压，其标记用于多位存储器存储单元的第一位的逻辑状态之间的过渡；以及执行一组感测测量，每组感测测量包括在跨越围绕该组基准电压的每个基准电压的一定范围的阈值电压的多个感测基准电压下对非易失性存储器进行读取；分配其数目小于感测条件的第一组位将对存储器存储单元进行读取的结果编码为已编码输出；设定已编码输出中的第一组位，该第一组位包括将指示存储器存储单元的逻辑状态的逻辑状态位和将基于第一组感测条件下的读取结果而指示逻辑状态位的准确度的已编码输出中的一个或多个附加位，该第一组感测条件包括比第一组位更大的数目。2.根据权利要求1所述的其上存储有指令计算机可读介质，当执行指令时使得计算设备进一步执行：应用低密度奇偶校验（LDPC）修正以确定非易失性存储器中的位错误。3.根据权利要求1所述的其上存储有指令计算机可读介质，设置第一组位包括确定在第一组感测条件下感测非易失性存储器的结果，该第一组感测条件跨越在表示用于所述存储器存储单元的第一逻辑状态的标称...

【专利技术属性】
技术研发人员：M高曼，WD特兰，AS马德拉斯瓦拉，朴成浩，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US