存储器件及其操作方法技术

本发明专利技术提供了一种存储器件及其操作方法，所述存储器件包括若干个存储单元，其中，每个存储单元包括多行多列闪存结构，所述存储器件还包括高压译码器、低压译码器和隔离模块，所述隔离模块包括多个隔离单元，其中：多个所述隔离单元连接在所述高压译码器和所述低压译码器之间，每个所述闪存结构均连接于高压译码器与一个隔离单元的连接处，两个闪存结构共用同一控制栅，所述高压译码器为与之连接的所述闪存结构提供操作电压；对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，剩余隔离单元导通。

Memory device and its operation method

The present invention provides a memory device and its operation method, the memory device includes a plurality of storage units, wherein each memory cell includes a plurality of lines and rows of flash memory structure, the memory device also comprises a high-voltage low voltage decoder, decoder and isolation module, the isolation module comprises a plurality of isolation units, including: a plurality of the isolation unit is connected between the high voltage and the low voltage decoder decoder, connecting each of the flash memory structure are connected to the decoder and a high voltage isolation unit, two flash structure share the same control gate, the high voltage and the decoder for the flash memory structure providing a connection operating voltage; programming a memory structure, and the isolation unit is connected with the flash memory structure is turned off, and the structure of the flash flash structure share the same control grid connected The isolation unit is switched off, and the remaining isolation unit is connected.

【技术实现步骤摘要】

本专利技术涉及半导体
，特别涉及一种存储器件及其操作方法。
技术介绍
如图1所示，在现有的存储器件结构中，多个隔离晶体管连接在高压译码器10’和低压译码器20’之间，当高压译码器10’输出电压，存储器件中的闪存结构30’被编程时，第一隔离晶体管41’和第二隔离晶体管42’均关断，由于第三隔离晶体管43’和第二隔离晶体管42’共用一个控制线，因此也被关断。第二隔离晶体管42’的控制栅施加2V电压，浮栅施加0V，使闪存结构30’的编程有效，第二隔离晶体管42’的漏极端连接高压译码器，因此有5V电压，而控制栅没有完全关断，导致漏极的5V电压对第二隔离晶体管42’的浮空的源极进行充电，从而导致编程串扰，造成传输和编程效率低。因此，需要设计一种避免编程串扰的存储器件及其操作方法。
技术实现思路
本专利技术的目的在于提供一种存储器件及其操作方法，以解决现有的存储器件发生编程串扰的问题。为解决上述技术问题，本专利技术提供一种存储器件，所述存储器件包括若干个存储单元，其中，每个存储单元包括多行多列闪存结构，所述存储器件还包括高压译码器、低压译码器和隔离模块，所述隔离模块包括多个隔离单元，其中：多个所述隔离单元连接在所述高压译码器和所述低压译码器之间，每个所述闪存结构均连接于高压译码器与一个隔离单元的连接处，两个闪存结构共用同一控制栅，所述高压译码器为与之连接的所述闪存结构提供操作电压；对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，剩余隔离单元导通。可选的，在所述的存储器件中，每个所述隔离单元包括两个隔离晶体管，所述隔离模块还包括第一控制线、第二控制线、第三控制线和第四控制线，其中：在多个所述隔离单元的一部分中，每个所述隔离单元中的两个隔离晶体管分别被所述第一控制线和所述第二控制线控制；在多个所述隔离单元的另一部分中，每个所述隔离单元中的两个隔离晶体管分别被所述第三控制线和所述第四控制线控制。可选的，在所述的存储器件中，每个所述存储单元对应六个所述隔离单元，其中：对应每个所述存储单元的六个所述隔离单元中，四个隔离单元中的隔离晶体管被所述第一控制线和所述第二控制线控制，两个隔离单元中的隔离晶体管被所述第三控制线和所述第四控制线控制。可选的，在所述的存储器件中，所述第一控制线和所述第四控制线控制的隔离晶体管的源极连接所述低压译码器；所述第一控制线控制的隔离晶体管的漏极连接所述第二控制线控制的隔离晶体管的源极；所述第四控制线控制的隔离晶体管的漏极连接所述第三控制线控制的隔离晶体管的源极；所述第二控制线上和所述第三控制线控制的隔离晶体管的漏极连接所述闪存结构和所述高压译码器。可选的，在所述的存储器件中，所述第一控制线和所述第四控制线控制的隔离晶体管中奇数列隔离晶体管被短路，所述第二控制线和所述第三控制线控制的隔离晶体管中偶数列隔离晶体管被短路。可选的，在所述的存储器件中，每个存储单元包括4行4列闪存结构，第一行第一列、第一行第二列、第四行第一列和第四行第二列的所述闪存结构连接所述第三控制线的第一列隔离晶体管；第二行第三列、第二行第四列、第三行第三列和第三行第四列的所述闪存结构连接所述第三控制线的第二列隔离晶体管。可选的，在所述的存储器件中，第二行第一列和第三行第一列的所述闪存结构连接所述第二控制线的第一列隔离晶体管；第二行第二列和第三行第二列的所述闪存结构连接所述第二控制线的第二列隔离晶体管；第一行第三列和第四行第三列的所述闪存结构连接所述第二控制线的第三列隔离晶体管；第一行第四列和第四行第四列的所述闪存结构连接所述第二控制线的第四列隔离晶体管。可选的，在所述的存储器件中，当所述存储单元的第一行第一列闪存结构被编程时，所述第一控制线和所述第四控制线被施加第一电压，所述第二控制线和所述第三控制线被施加第二电压。可选的，在所述的存储器件中，当所述存储单元的第一行第二列闪存结构被编程时，所述第二控制线和所述第四控制线被施加第一电压，所述第一控制线和所述第三控制线被施加第二电压。可选的，在所述的存储器件中，当所述存储单元的第一行第三列闪存结构被编程时，所述第一控制线和所述第三控制线被施加第一电压，所述第二控制线和所述第四控制线被施加第二电压。可选的，在所述的存储器件中，当所述存储单元的第一行第四列闪存结构被编程时，所述第二控制线和所述第三控制线被施加第一电压，所述第一控制线和所述第四控制线被施加第二电压。可选的，在所述的存储器件中，当所述存储单元的第二行第一列闪存结构被编程时，所述第一控制线和所述第四控制线被施加第一电压，所述第二控制线和所述第三控制线被施加第二电压。可选的，在所述的存储器件中，当所述存储单元的第二行第二列闪存结构被编程时，所述第二控制线和所述第四控制线被施加第一电压，所述第一控制线和所述第三控制线被施加第二电压。可选的，在所述的存储器件中，当所述存储单元的第二行第三列闪存结构被编程时，所述第一控制线和所述第三控制线被施加第一电压，所述第二控制线和所述第四控制线被施加第二电压。可选的，在所述的存储器件中，当所述存储单元的第二行第四列闪存结构被编程时，所述第二控制线和所述第三控制线被施加第一电压，所述第一控制线和所述第四控制线被施加第二电压。可选的，在所述的存储器件中，所述第一电压为4～5V，所述第二电压为0～0.5V。可选的，在所述的存储器件中，所述第一控制线和所述第四控制线的奇数列隔离晶体管的漏极和源极连接，所述第二控制线和所述第三控制线的偶数列隔离晶体管的漏极和源极连接。本专利技术还提供一种存储器件的操作方法，所述闪存结构的操作方法包括：多个隔离单元将高压译码器和低压译码器之间进行电压隔离；一控制栅控制两个闪存结构；所述高压译码器为与之连接的所述闪存结构提供操作电压；对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，剩余隔离单元导通。在本专利技术提供的存储器件及其操作方法中，通过对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，使隔离单元漏极端的电压不会对浮空的源极进行充电，防止编程串扰，提供传输和编程效率，而与该闪存结构相邻行的闪存结构所连接的隔离单元导通，使闪存结构的编程电压得以有效。附图说明图1是现有的存储器件结构示意图；图2是本专利技术存储器件结构示意图；图中所示：现有技术：10’-高压译码器；20’-低压译码器；30’-闪存结构；41’-第一隔离晶体管；42’-第二隔离晶体管；43’-第三隔离晶体管；本专利技术：11-第一高压译码器；12-第二高压译码器；13-第三高压译码器；14-第四高压译码器；15-第五高压译码器；16-第六高压译码器；21-第一低压译码器；22-第二低压译码器；31-第一存储单元；32-第二存储单元；41-第一隔离单元；42-第二隔离单元；43-第三隔离单元；44-第四隔离单元；45-第五隔离单元；46-第六隔离单元。具体实施方式以下结合附图和具体实施例对本专利技术提出的存储器件及其操作方法作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非本文档来自技高网...

【技术保护点】
一种存储器件，所述存储器件包括若干个存储单元，其中，每个存储单元包括多行多列闪存结构，其特征在于，所述存储器件还包括高压译码器、低压译码器和隔离模块，所述隔离模块包括多个隔离单元，其中：多个所述隔离单元连接在所述高压译码器和所述低压译码器之间，每个所述闪存结构均连接于高压译码器与一个隔离单元的连接处，两个闪存结构共用同一控制栅，所述高压译码器为与之连接的所述闪存结构提供操作电压；对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，剩余隔离单元导通。

【技术特征摘要】
1.一种存储器件，所述存储器件包括若干个存储单元，其中，每个存储单元包括多行多列闪存结构，其特征在于，所述存储器件还包括高压译码器、低压译码器和隔离模块，所述隔离模块包括多个隔离单元，其中：多个所述隔离单元连接在所述高压译码器和所述低压译码器之间，每个所述闪存结构均连接于高压译码器与一个隔离单元的连接处，两个闪存结构共用同一控制栅，所述高压译码器为与之连接的所述闪存结构提供操作电压；对某个所述闪存结构进行编程时，与该闪存结构连接的隔离单元关断，与该闪存结构共用同一控制栅的闪存结构所连接的隔离单元关断，剩余隔离单元导通。2.如权利要求1所述的存储器件，其特征在于，每个所述隔离单元包括两个隔离晶体管，所述隔离模块还包括第一控制线、第二控制线、第三控制线和第四控制线，其中：在多个所述隔离单元的一部分中，每个所述隔离单元中的两个隔离晶体管分别被所述第一控制线和所述第二控制线控制；在多个所述隔离单元的另一部分中，每个所述隔离单元中的两个隔离晶体管分别被所述第三控制线和所述第四控制线控制。3.如权利要求2所述的存储器件，其特征在于，每个所述存储单元对应六个所述隔离单元，其中：对应每个所述存储单元的六个所述隔离单元中，四个隔离单元中的隔离晶体管被所述第一控制线和所述第二控制线控制，两个隔离单元中的隔离晶体管被所述第三控制线和所述第四控制线控制。4.如权利要求3所述的存储器件，其特征在于，所述第一控制线和所述第四控制线控制的隔离晶体管的源极连接所述低压译码器；所述第一控制线控制的隔离晶体管的漏极连接所述第二控制线控制的隔离晶体管的源极；所述第四控制线控制的隔离晶体管的漏极连接所述第三控制线控制的隔离晶体管的源极；所述第二控制线上和所述第三控制线控制的隔离晶体管的漏极连接所述闪存结构和所述高压译码器。5.如权利要求4所述的存储器件，其特征在于，所述第一控制线和所述第四控制线控制的隔离晶体管中奇数列隔离晶体管被短路，所述第二控制线和所述第三控制线控制的隔离晶体管中偶数列隔离晶体管被短路。6.如权利要求4所述的存储器件，其特征在于，每个存储单元包括4行4列闪存结构，第一行第一列、第一行第二列、第四行第一列和第四行第二列的所述闪存结构连接所述第三控制线的第一列隔离晶体管；第二行第三列、第二行第四列、第三行第三列和第三行第四列的所述闪存结构连接所述第三控制线的第二列隔离晶体管。7.如权利要求6所述的存储器件，其特征在于，第二行第一列和第三行第一列的所述闪存结构连接所述第二控制线的第一列隔离晶体管；第二行第二列和第三行第二列的所述闪存结构连接所述第二控制线的第二列隔离晶体管；第一行第三列和第四行第三列的所述闪...

【专利技术属性】
技术研发人员：杨光军，高超，胡剑，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31