可配置为提供只读存储器功能的闪存存储器装置制造方法及图纸

本发明专利技术公开的实施方案包括一种可被配置为作为只读存储器装置操作的闪存存储器装置。在一些实施方案中，所述闪存存储器装置可被配置为闪存存储器部分和只读存储器部分。

【技术实现步骤摘要】
【国外来华专利技术】可配置为提供只读存储器功能的闪存存储器装置相关申请本申请要求2015年2月17日提交的美国专利申请14/624,476的权益。
所公开的实施方案包括可被配置为作为只读存储器装置操作的闪存存储器装置。在一些实施方案中，闪存存储器装置可被配置为具有可变闪存阵列大小的闪存存储器部分和具有可变ROM阵列大小的只读存储器(ROM)部分。
技术介绍
非易失性存储器单元在本领域中是熟知的。图1中示出一种现有技术的非易失性分裂栅存储器单元10。存储器单元10包括第一导电类型(诸如P型)的半导体衬底12。衬底12具有表面，在该表面上形成第二导电类型(诸如N型)的第一区14(也称为源极线SL)。也为N型的第二区16(也称为漏极线)形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL20连接至第二区16。字线WL22被定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。浮栅24可与第一区14重叠以提供该区14到浮栅24的耦合。耦合栅CG(也称为控制栅)26位于浮栅24上方并与其绝缘。擦除栅EG28在第一区14上方并与浮栅24和耦合栅26相邻，且与该浮栅和该耦合栅绝缘。浮栅24的顶部拐角可指向T形擦除栅28的内侧拐角以提高擦除效率。擦除栅28也与第一区14绝缘。单元10在USP7,868,375中进行更为具体的描述，USP7,868,375的公开内容全文通过引用并入本文中。现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制对单元10进行擦除，方法是在擦除栅28上施加高电压，同时其他端子等于零伏。电子从浮栅24隧穿到擦除栅28中，使得浮栅24带正电，从而在读取条件下导通单元10。所得的单元擦除状态被称为“1”状态。通过源极侧热电子编程机制对单元10进行编程，方法是在耦合栅26上施加高电压，在源极线14上施加高电压，在擦除栅28上施加中电压，以及在位线20上施加编程电流。流过字线22与浮栅24之间的间隙的电子的一部分获得足够的能量以注入到浮栅24中，使得浮栅24带负电，从而在读取条件下关断单元10。所得的单元编程状态被称为“0”状态。现有技术中只读存储器装置也是已知的，其通常由掩膜诸如由BEOL(线的后端)掩模(诸如金属或接触掩模)实现。一些只读存储器装置永久存储数据，并且只能写入一次。其他只读存储器装置，诸如EPROM(可擦除可编程只读存储器)和EEPROM(电可擦除可编程只读存储器)可被写入，然后使用特殊机制擦除，然后再次写入。该序列可被无限地重复。然而，现有技术不包含闪存存储器装置，该闪存存储器装置可作为只读存储器装置操作，或者可被实时电分割以提供可变闪存存储器部分和可变只读存储器部分。需要的是使闪存存储器装置能够用作只读存储器装置的设计。进一步需要的是这样的设计，该设计允许装置的配置建立闪存存储器装置的将用作闪存存储器部分的一部分，以及将用作只读存储器部分的另一部分。
技术实现思路
所公开的实施方案包括可被配置为作为只读存储器装置操作的闪存存储器装置。在一些实施方案中，闪存存储器装置可被配置为闪存存储器部分和只读存储器部分。附图说明图1是现有技术的非易失性存储器单元的剖视图，本专利技术的方法可应用于该存储器单元。图2是使用图1中示出的现有技术的非易失性存储器单元的非易失性存储器装置的框图。图3示出利用被配置为提供只读存储器功能的闪存存储器装置的系统。图4示出包括信息部分和ROM启用部分的闪存存储器阵列。图5示出使用ROM启用部分的方法。图6示出被分割成闪存存储器部分和只读存储器部分的存储器阵列。图7示出扇区解码器。图8A和图8B示出SecuredKey控制器。图9示出允许访问ROM启用部分的安全方法。图10示出用于ROM启用部分的解码器。具体实施方式图2示出用于包括管芯200的闪存系统的架构的实施方案。管芯200包括：用于存储数据的存储器阵列215和存储器阵列220，存储器阵列215和220包括先前描述为图1中的存储器单元10的类型的存储器单元的行和列；用于使管芯200的其他部件通常与焊线(未示出)之间能够电连通的焊盘240和焊盘280，该焊线继而连接到用于从封装芯片外部触及集成电路的引脚(未示出)或封装凸块或者用于互连到SOC(片上系统)上的其他宏的宏接口引脚(未示出)；用于为系统提供正负电压源的高电压电路275；用于提供诸如冗余和内建自测试的各种控制功能的控制逻辑270；模拟电路265；分别用于从存储器阵列215和存储器阵列220读取数据的感测电路260和261；行解码器电路245和行解码器电路246，分别用于访问存储器阵列215和存储器阵列220中的将要读取或写入的行；列解码器电路255和列解码器电路256，分别用于访问存储器阵列215和存储器阵列220中的将要读取或写入的字节；电荷泵电路250和电荷泵电路251，分别用于为存储器阵列215和存储器阵列220提供用于编程和擦除操作的升高电压；用于读取和写入操作的、由存储器阵列215和存储器阵列220共享的负电压驱动器电路230；在读取和写入操作期间由存储器阵列215使用的高电压驱动器电路225，以及在读取和写入操作期间由存储器阵列220使用的高电压驱动器电路226。响应于读取、擦除或编程命令，逻辑电路270使各种电压以及时且干扰最低的方式供应至选择的存储器单元10和未选择的存储器单元10两者的各个部分。对于所选择和未选择的存储器单元10，施加的电压和电流如下。如下文所用，使用以下缩写：源极线或第一区14(SL)、位线20(BL)、字线22(WL)和耦合栅26(CG)。对选择的存储器单元10或未选择的存储器单元10执行读取、擦除和编程操作的方法涉及施加以下电压：操作#1：PEO(正擦除操作)表在一个实施方案中，当在读取和编程操作期间未选择存储器单元10时，可将负电压施加到字线22，使得施加以下电压：操作#2：PEO(正擦除操作)表在另一个实施方案中，当在读取、擦除和编程操作期间未选择存储器单元10时，可将负电压施加到字线22，并且在擦除操作期间可将负电压施加到耦合栅26，使得施加以下电压：操作#3：PNEO(正负擦除操作)表图3示出系统300。系统300包括电源管理单元310、外围装置320(诸如USB控制器、SPI控制器等)、SRAM330和控制器340。控制器340包括微控制器核心342、存储器控制器344和非易失性存储器控制器346。系统300还包括来自图1的管芯200。非易失性存储器控制器346与管芯200相互作用。图4示出来自图2的存储器阵列215。应当理解，可以使用相同的图来描述存储器阵列220或其他存储器阵列。存储器阵列215包括具有第一组存储器单元行的存储器部分410，具有第二组存储器单元行的信息部分420以及具有第三组存储器单元行的ROM启用部分430。ROM启用部分430包括OTP位432和SFROM位434。ROM启用部分430可被视为存储器阵列215的控制部分。信息部分420可用于存储制造商或设计者的信息，例如，识别制造或设计产品的公本文档来自技高网...

【技术保护点】
一种非易失性存储器装置，包括：闪存存储器单元的阵列，所述阵列包括第一组闪存存储器单元行和第二组闪存存储器单元行；第一组解码器，所述第一组解码器被配置为使所述第一组闪存存储器单元行能够被擦除和编程；以及第二组解码器，所述第二组解码器被配置为阻止所述第二组闪存存储器单元行被擦除和编程。

【技术特征摘要】
【国外来华专利技术】2015.02.17 US 14/6244761.一种非易失性存储器装置，包括：闪存存储器单元的阵列，所述阵列包括第一组闪存存储器单元行和第二组闪存存储器单元行；第一组解码器，所述第一组解码器被配置为使所述第一组闪存存储器单元行能够被擦除和编程；以及第二组解码器，所述第二组解码器被配置为阻止所述第二组闪存存储器单元行被擦除和编程。2.根据权利要求1所述的非易失性存储器装置，其中所述第一组解码器响应于存储在所述阵列的控制部分中的第一组位。3.根据权利要求2所述的非易失性存储器装置，其中对所述第一组位的响应被存储在所述第一组解码器中的锁存器中。4.根据权利要求2所述的非易失性存储器装置，其中所述第二组解码器响应于存储在所述阵列的所述控制部分中的第二组位。5.根据权利要求4所述的非易失性存储器装置，其中对所述第二组位的响应被存储在所述第二组解码器中的锁存器中。6.根据权利要求4所述的非易失性存储器装置，其中所述控制部分包含指示所述控制部分是否可被擦除和编程的一个或多个位。7.根据权利要求6所述的非易失性存储器装置，其中所述第一组解码器为所述第一组闪存存储器单元行的擦除栅、耦合栅和源极线设置电压。8.根据权利要求7所述的非易失性存储器装置，其中所述第二组解码器为所述第二组闪存存储器单元行的擦除栅、耦合栅和源极线设置电压。9.根据权利要求4所述的非易失性存储器装置，其中当所述非易失性存储器装置被加电时，从所述控制部分读取所述第一组位和所述第二组位。10.根据权利要求4所述的非易失性存储器装置，其中当接收到所述擦除或所述编程命令时，从所述控制部分读取所述第一组位和所述第二组位中的一些。11.根据权利要求4所述的非易失性存储器装置，其中在所述控制部分被编程之后，从所述控制部分读取所述第一组位和所述第二组位。12.根据权利要求1所述的非易失性存储器装置，其中所述闪存存储器单元中的每个是非易失性分裂栅存储器单元。13.根据权利要求1所述的非易失性存储器装置，其中所述第二组闪存存储器单元行是一次可编程的。14.根据权利要求13所述的非易失性存储器装置，其中所述阵列中的OTP扇区中的OTP位使所述第二组闪存存储器单元行能够是一次可编程的。15.根据权利要求1所述的非易失性存储器装置，其中所述第二组存储器阵列行中的行数是可变的。16.根据权利要求1所述的非易失性存储器装置，还包括所述阵列中的控制部分和与所述控制部分相关联的控制部分扇区解码器。17.根据权利要求16所述的非易失性存储器装置，其中所述控制部分扇区解码器包括用以禁用对所述控制部分的所述擦除和所述编程的锁存器。18.一种操作包括闪存存储器单元的阵列的非易失性存储器装置的方法，所述阵列包括第一组闪存存储器单元行和第二组闪存存储器单元行，所述方法包括：通过第一组解码器从所述阵列的控制部分接收第一组位；通过第二组解码器从所述阵列的所述控制部分接收第二组位；通过所述第一组解码器使所述第一组闪存存储器单元行能够被擦除和编程；并且通过所述第二组解码器禁用对所述第二组闪存存储器单元行的擦除和编程。19.根据权利要求18所述的方法，其中所述控制部分包含指示所述控制部分是否可被擦除和编程的一个或多个位。20.根据权利要求18所述的方法，还包括：通过所述第一组解码器为所述第一组闪存存储器单元行的擦除栅、耦合栅和源极线设置电压。21.根据权利要求20所述的方法，还包括：通过所述第二组解码器为所述第二组闪存存储器单元行的擦除栅、耦合栅和源极线设置电压。22.根据权利要求18所述的方法，还包括：当所述非易失性存储器装置被加电时，从所述控制部分读取所述第一组位和所述第二组位。23.根据权利要求18所述的方法，还包括：当接收到所述擦除或所述编程命令时，从所述控制部分读取所述第一组位和所述第二组位中的一些。24.根据权...

【专利技术属性】
技术研发人员：HV陈，A李，T邬，HQ阮，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国,US