半导体测试结构制造技术

本实用新型专利技术公开了一种半导体测试结构，包括两部分，第一部分为被测试结构，第二部分包括至少一个位于第二阱中的第二掺杂区，第二掺杂区的导电类型与第二阱的导电类型相反，至少一个所述第二掺杂区与所述栅极结构等电位；第二阱的导电类型与基底的导电类型相反，且所述第二阱与所述基底等位电连接，则第二部分相当于半导体测试结构的保护电路，保护电路为一双极型二极管。这样，双极型二极管不仅可以使半导体测试结构工作在反型模式下，而且也可以使所述半导体测试结构工作在累积模式下，从而提高半导体测试结构的可靠性。

Semiconductor test structure

The utility model discloses a semiconductor test structure includes two parts, the first part is the structure being tested, the second part includes at least one in second wells in the doped region of the second conductivity type, and second wells of the second doped region on the contrary, at least one of the second doped region of the gate structure other potential; conductivity type and substrate second wells instead, and connecting the second well and the substrate as electricity, second protection circuit is equivalent to the semiconductor test structure, protection circuit for a bipolar diode. In this way, the bipolar diode can not only make the structure of semiconductor testing work in reverse mode, but also can make the work of the semiconductor test structure in the accumulation mode, so as to improve the reliability of semiconductor test structure.

【技术实现步骤摘要】
半导体测试结构
本技术涉及半导体集成电路
，特别涉及一种半导体测试结构。
技术介绍
MOS(MetalOxideSemiconductor，金属氧化物半导体)器件的栅极结构由衬底上形成的栅氧层以及沉积于栅氧层上的多晶硅层组成，栅氧层的漏电流与栅氧层质量关系极大，漏点增加到一定程度即构成击穿。随着超大规模集成电路器件尺寸等比例缩小，芯片面积不断增大，相应地栅氧层的总面积也增大，存在缺陷的概率将增加，同时栅氧层的厚度随着集成电路器件尺寸的缩小也在不断的减小，但是加载到栅极结构的电压并未随着集成电路器件尺寸等比例缩小而同比例的减小，这便导致栅氧层中电场强度的增加，所以栅氧层击穿在MOS器件的各种失效现象中最为常见。因此，栅氧层的完整性和抗击穿能力将直接影响到MOS器件的使用寿命。半导体的GOITDDB(GateOxideIntegrity_TimeDependentDielectricBreakdown，栅氧完整性经时击穿)测试是半导体测试中的一项非常重要的测试项目。它可以用来预测半导体器件的使用寿命。通常，在栅极结构上加恒定的电压，使器件处于积累状态，这就是一般所说的TDDB。经过一段时间后，栅氧层就会被击穿，在栅极结构上施加恒定电压开始到栅氧层被击穿结束的这段期间所经历的时间就是在该条件下的栅氧层寿命。而TDDB测试大体上可分为两大类：累积模式(accumulationmode)下的TDDB测试和反型模式(inversionmode)下的TDDB测试。然而，目前还没有一种半导体测试结构能够同时实现上述两种模式下的TDDB测试。
技术实现思路
本技术提供一种新的半导体测试结构，既可实现在累积模式下的TDDB测试，也能实现在反型模式下的TDDB测试，从而提高半导体测试结构的可靠性。为解决上述技术问题及相关问题，本技术提供的半导体测试结构，位于一基底上，所述基底中至少设置有一隔离结构，所述半导体测试结构包括两部分，第一部分和第二部分均位于所述基底上，且被所述隔离结构相隔离；所述第一部分包括：一第一阱，所述第一阱设置于所述基底中；一栅极结构，所述栅极结构位于所述第一阱之上；一源极和漏极，所述源极和漏极分别位于所述栅极结构的两侧且位于所述第一阱中的第一掺杂区；所述第二部分包括：一第二阱，所述第二阱位于所述基底中，,所述第二阱的导电类型与所述基底的导电类型相反，且所述第二阱与所述基底等位电连接；至少一个位于所述第二阱中的第二掺杂区，所述第二掺杂区的导电类型与所述第二阱的导电类型相反，其中，至少一个所述第二掺杂区与所述栅极结构等电位。可选的，在所述的半导体测试结构中，所述第一阱和第二阱的导电类型相同。进一步的，在所述的半导体测试结构中，所述第一掺杂区和第二掺杂区的导电类型相同。进一步的，在所述的半导体测试结构中，所述第一掺杂区和第一阱的导电类型相反。可选的，在所述的半导体测试结构中，所述第一阱和第二阱均为N型阱。进一步的，所述半导体测试结构还包括：一第一终端，所述第一终端电连接所述栅极结构和至少一个所述第二掺杂区；一第二终端，所述第二终端电连接所述源极和漏极；一第三终端，所述第三终端电连接所述第二阱和基底。进一步的，所述第一部分还包括一设置于所述第一阱中的第一拾取区，所述第一拾取区与所述第一掺杂区的导电类型相反，且所述第一拾取区与所述第一掺杂区通过一隔离结构相隔离，所述第三终端还电连接所述第一拾取区。进一步的，所述第二部分还包括在所述第二阱中设置有第二拾取区，所述第二拾取区包括至少一个第三掺杂区，所述第三掺杂区的导电类型与所述第二掺杂区的导电类型相反，所述第三终端电连接至少一个所述第三掺杂区。可选的，在所述的半导体测试结构中，所述第二阱中包括至少一个隔离结构，所述第二掺杂区与所述第二拾取区被所述隔离结构相隔离。进一步的，所述第二拾取区包括至少两个以上的第三掺杂区；所述半导体测试结构还包括一第四终端，所述第四终端电连接没有被所述第三终端电连接的所述第三掺杂区。可选的，所述第二部分还包括至少两个以上的第二掺杂区，所述第四终端还电连接所述第二部分中没有被所述第一终端电连接的所述第二掺杂区。进一步的，所述半导体测试结构还包括在所述基底中设置的第四掺杂区，所述第四掺杂区与所述基底的导电类型相同，所述第三终端电连接所述第四掺杂区。可选的，所述第四掺杂区与所述第一阱或第二阱通过一隔离结构相隔离。可选的，所述半导体测试结构中还包括若干鳍结构，所述鳍结构位于所述基底之上，所述栅极结构横跨在所述鳍结构上。可选的，所述半导体测试结构中还包括若干个伪栅极结构，所述伪栅极结构与所述栅极结构平行设置。可选的，在所述的半导体测试结构中，所述基底为P型硅衬底。可选的，在所述的半导体测试结构中，所述隔离结构为浅沟槽隔离结构。与现有技术相比，本技术具有以下有益效果：本技术提供的半导体测试结构包括两部分，第一部分包括所述栅极结构、源极和漏极，则所述第一部分相当于被测试结构；第二部分包括至少一个位于所述第二阱中的第二掺杂区，所述第二掺杂区的导电类型与所述第二阱的导电类型相反，所述第二阱的导电类型与所述基底的导电类型相反，且所述第二阱与所述基底等位电连接，至少一个所述第二掺杂区与所述栅极结构等电位，则所述第二部分相当于半导体测试结构的保护电路，所述保护电路为一双极型二极管。这样，所述双极型二极管不仅可以使半导体测试结构工作在反型模式下，而且也可以使所述半导体测试结构工作在累积模式下，不管在反型模式下还是在累积模式下，所述第二部分的保护电路都不会影响对被测试对象的测试，从而提高半导体测试结构的可靠性。附图说明图1为一种半导体测试结构的示意图；图2为本技术实施例中所述半导体测试结构的俯视图；图3为本技术实施例中所述半导体测试结构的剖面示意图。具体实施方式如图1所示，为一种半导体测试结构的示意图，该半导体测试结构以PMOS晶体管作为被测试结构，包括一P型硅衬底(P-Sub)10，设置于所述P型硅衬底10中的N型阱(N-Well)100；位于所述P型硅衬底10上的栅氧层11、以及位于所述栅氧层11上的多晶硅层12，所述栅氧层11可以为二氧化硅层，所述栅氧层11和多晶硅层12组成一栅极结构；在所述栅极结构的两侧且在所述N型阱100中分别形成源极1001和漏极1002，所述源极1001和漏极1002为P型掺杂区(P+)。于是，由所述N型阱100、栅极结构、源极1001和漏极1002共同构成了PMOS晶体管结构。通常，在PMOS晶体管结构中还包括一拾取区1003，所述拾取区1003为位于所述N型阱100中的N型掺杂区(N+)，所述拾取区1003与所述源极1001通过一STI(ShallowTrenchIsolation，浅沟槽隔离结构)1000相隔离。在所述多晶硅层12上形成有接触孔并通过接触孔连接金属线层(图中未示出)以引出栅极端子(G)，由所述源极1001和漏极1002分别通过其上形成的接触孔以及金属线层(图中未示出)引出源极端子(S)和漏极端子(D)，在所述拾取区1003通过接触孔以及金属线层引出N型阱端。那么，在对上述PMOS管进行TDDB测试时，对G、S、D和N型阱端分别接入相应的测试电压，如S、D和N型阱端均接地本文档来自技高网...

【技术保护点】
一种半导体测试结构，位于一基底上，所述基底中至少设置有一隔离结构，其特征在于，所述半导体测试结构包括两部分，第一部分和第二部分均位于所述基底上，且被所述隔离结构相隔离；所述第一部分包括：一第一阱，所述第一阱设置于所述基底中；一栅极结构，所述栅极结构位于所述第一阱之上；一源极和漏极，所述源极和漏极分别位于所述栅极结构的两侧且位于所述第一阱中的第一掺杂区；所述第二部分包括：一第二阱，所述第二阱位于所述基底中，所述第二阱的导电类型与所述基底的导电类型相反，且所述第二阱与所述基底等位电连接；至少一个位于所述第二阱中的第二掺杂区，所述第二掺杂区的导电类型与所述第二阱的导电类型相反，其中，至少一个所述第二掺杂区与所述栅极结构等电位。

【技术特征摘要】
1.一种半导体测试结构，位于一基底上，所述基底中至少设置有一隔离结构，其特征在于，所述半导体测试结构包括两部分，第一部分和第二部分均位于所述基底上，且被所述隔离结构相隔离；所述第一部分包括：一第一阱，所述第一阱设置于所述基底中；一栅极结构，所述栅极结构位于所述第一阱之上；一源极和漏极，所述源极和漏极分别位于所述栅极结构的两侧且位于所述第一阱中的第一掺杂区；所述第二部分包括：一第二阱，所述第二阱位于所述基底中，所述第二阱的导电类型与所述基底的导电类型相反，且所述第二阱与所述基底等位电连接；至少一个位于所述第二阱中的第二掺杂区，所述第二掺杂区的导电类型与所述第二阱的导电类型相反，其中，至少一个所述第二掺杂区与所述栅极结构等电位。2.如权利要求1所述的半导体测试结构，其特征在于，所述第一阱和第二阱的导电类型相同。3.如权利要求2所述的半导体测试结构，其特征在于，所述第一掺杂区和第二掺杂区的导电类型相同。4.如权利要求3所述的半导体测试结构，其特征在于，所述第一掺杂区和第一阱的导电类型相反。5.如权利要求2所述的半导体测试结构，其特征在于，所述第一阱和第二阱均为N型阱。6.如权利要求1至5任意一项所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：一第一终端，所述第一终端电连接所述栅极结构和至少一个所述第二掺杂区；一第二终端，所述第二终端电连接所述源极和漏极；一第三终端，所述第三终端电连接所述第二阱和基底。7.如权利要求6所述的半导体测试结构，其特征在于，所述第一部分还包括一设置于所述第一阱中的第一拾取区，所述第一拾取区与所述第一掺杂区的导电类型相反，且所述第一拾取区与所述第一掺杂区通过一隔离结构相隔离，所述第三终端还电连接所述第一拾取区。8...

【专利技术属性】
技术研发人员：程凌霄，宋永梁，
申请(专利权)人：中芯国际集成电路制造天津有限公司，中芯国际集成电路制造上海有限公司，
类型：新型
国别省市：天津,12