半导体装置及其制造方法制造方法及图纸

本发明专利技术涉及一种半导体装置及其制造方法。实施方式的半导体装置具有：积层体，具有经由层间绝缘膜而积层的多个第1导电膜；第1导电体，与所述积层体相接且在积层方向延伸；以及多个第1绝缘膜，与所述多个第1导电膜为同一层，配置于所述第1导电体与所述多个第1导电膜之间，且所述第1导电体具有沿着1个第1绝缘膜及1个第1导电膜上而突出的突出部，且所述突出部的侧面与所述1个第1导电膜的上表面接触。

【技术实现步骤摘要】
半导体装置及其制造方法相关申请本申请享受以美国临时专利申请62/301,903号(申请日：2016年3月1日)及美国专利申请15/074,338号(申请日：2016年3月18日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体装置及其制造方法。
技术介绍
作为替代以低成本且大容量著称的闪存的半导体装置的一种，有将可变电阻膜使用于存储单元的可变电阻型存储器(ReRAM：ResistanceRAM)。ReRAM因能够构成交叉点型的存储单元阵列，所以能够实现与闪存相同的大容量化。另外，为谋求更加大容量化，还在开发相对于半导体基板在垂直方向排列选择配线即位线的所谓VBL(VerticalBitLine：垂直位线)构造的ReRAM。
技术实现思路
本专利技术的实施方式提供一种实现通过接触区域的小空间化而缩减芯片尺寸、且降低导通孔形成时的工艺难度的半导体装置及其制造方法。实施方式的半导体装置具有：积层体，具有经由层间绝缘膜而积层的多个第1导电膜；第1导电体，与所述积层体相接且在积层方向延伸；以及多个第1绝缘膜，与所述多个第1导电膜为同一层，本文档来自技高网...

【技术保护点】
一种半导体装置，具有：积层体，具有经由层间绝缘膜而积层的多个第1导电膜；第1导电体，与所述积层体相接且在积层方向延伸；以及多个第1绝缘膜，与所述多个第1导电膜为同一层，配置于所述第1导电体与所述多个第1导电膜之间，且所述第1导电体具有沿着1个第1绝缘膜及1个第1导电膜上突出的突出部，且所述突出部的侧面与所述1个第1导电膜的上表面接触。

【技术特征摘要】
2016.03.01 US 62/301,903;2016.03.18 US 15/074,3381.一种半导体装置，具有：积层体，具有经由层间绝缘膜而积层的多个第1导电膜；第1导电体，与所述积层体相接且在积层方向延伸；以及多个第1绝缘膜，与所述多个第1导电膜为同一层，配置于所述第1导电体与所述多个第1导电膜之间，且所述第1导电体具有沿着1个第1绝缘膜及1个第1导电膜上突出的突出部，且所述突出部的侧面与所述1个第1导电膜的上表面接触。2.根据权利要求1所述的半导体装置，其中在所述积层体的1个第1导电膜上，配置有与所述第1绝缘膜不同的第2绝缘膜，且所述第1导电体的突出部配置于与所述第2绝缘膜同一层。3.根据权利要求1所述的半导体装置，其具有：第2导电膜，在所述积层方向延伸；以及多个存储单元，配置于所述多个第1导电膜及所述第2导电膜的交叉部。4.根据权利要求1所述的半导体装置，其中所述第1导电体在从所述积层方向观察的特定位置，与配置于最上层的所述第1导电膜接触。5.根据权利要求1所述的半导体装置，其具有：第2导电体，配置于所述积层方向的半导体基板及所述多个第1导电膜间，且所述第1导电体在其底面与所述第2导电体的上表面接触。6.根据权利要求1所述的半导体装置，其具有多个所述第1导电体，且特定的第1导电体及其他第1导电体与不同的第1导电膜接触。7.根据权利要求6所述的半导体装置，其中所述多个第1导电膜形成为各第1导电膜的端部构成1个台阶的阶梯状，且所述多个第1导电体与形成为所述阶梯状的所述多个第1导电膜的端部接触。8.根据权利要求6所述的半导体装置，其中所述多个第1导电体在相同的所述积层方向的位置具有底面。9.根据权利要求1所述的半导体装置，其中所述第1导电体在朝向与所述积层方向交叉的方向的两侧面具有所述突出部。10.根据权利要求1所述的半导体装置，其中所述第1导电体仅在朝向与所述积层方向交叉的方向的侧面的其中一个具有所述突出部。11.根据权利要求1所述的半导体装置，其中所述第1导电体的突出部在...

【专利技术属性】
技术研发人员：福田夏树，岡嶋睦，大贺淳，田中利治，山口豪，高木刚，小村政则，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP