可重构半导体装置制造方法及图纸

本发明专利技术能够将可重构设备与模拟电路以单芯片形成，且利用可重构设备来控制模拟电路。可重构半导体装置(1)具备：多个逻辑部(20)，利用地址线或数据线相互连接；以及模拟部(10)，具有多个输入输出部及输出放大器；且所述各逻辑部(20)具备：多条地址线；多条数据线；存储单元组件；以及地址解码器，将地址信号解码，并将解码信号输出至所述存储单元组件；所述多个逻辑部(20)与所述模拟部(10)安装在同一芯片封装内。

【技术实现步骤摘要】
【国外来华专利技术】可重构半导体装置
本专利技术涉及一种可重构半导体装置。
技术介绍
近年来，通过基于半导体制造工艺的微细化所实现的高集成化，在一个LSI(LargeScaleIntegration，大规模集成电路)上集成系统的大部分而成的SoC(System-on-a-Chip，系统芯片)逐渐变得普遍。将SoC与在基板安装多个单功能LSI的情况进行比较的话，产生较多优点，如印刷基板上的占有面积的削减、高速化、低耗电、成本降低等。例如，提出有具备硬件宏块、电力控制部以及多阈值CMOS(complementarymetaloxidesemiconductor，互补金属氧化物半导体)逻辑电路的片上系统(专利文献1)。该片上系统能够通过对硬件宏块进行断电，而减少片上系统整体的漏电流。
技术介绍
文献专利文献专利文献1：日本专利特开2013-219699号公报
技术实现思路
[专利技术要解决的问题]近年来，FPGA(field-programmablegatearray，现场可编程门阵列)等可重构设备的微细化不断进展。由于模拟电路需要比半导体装置高的动作电压及电流，难以进行微细化，因此尤其在微细化得以进展的FPGA等中，无法将模拟电路搭载在同一芯片，必须在外部准备模拟电路。另一方面，在如SoC等将包含半导体装置及模拟电路的系统单芯片化的情况下，当需要模拟电路等的修正时，每次均需要电路设计。解决所述问题的方式是如以下项目组所示，能够将可重构设备与模拟电路以单芯片形成，利用可重构设备来控制模拟电路。[项目1]一种可重构半导体装置，具备：多个逻辑部，利用地址线或数据线相互连接；以及模拟部，具有多个输入输出部及输出放大器；且所述各逻辑部具备：多条地址线；多条数据线；存储单元组件；以及地址解码器，将地址信号解码，并将解码信号输出至所述存储单元组件；所述多个逻辑部与所述模拟部安装在同一芯片封装内。[项目2]根据项目1所述的半导体装置，其还具备处理器，所述多个逻辑部、所述模拟部以及所述处理器经由总线相互连接，所述多个逻辑部通过将构成数据写入至所述存储单元组件而重构逻辑电路，根据所述构成数据来执行所述处理器的一部分功能。[项目3]根据项目1或2所述的半导体装置，其中所述处理器保存所述构成数据，并且将所述保存的构成数据输出至所述多个逻辑部，而重构所述多个逻辑部。[项目4]根据项目1至3中任一项所述的可重构半导体装置，其中所述存储单元组件作为由真值表数据所构成的配线元件及/或逻辑元件，进行所述模拟部的控制或设定。[项目5]根据项目1至4中任一项所述的可重构半导体装置，其中所述模拟部具有数字输入输出、电平移位器电路以及放大器，所述模拟线与电平移位器电路的输出连接，所述数据线与所述放大器输入连接。[项目6]根据项目1至5中任一项所述的可重构半导体装置，其中所述存储单元组件作为多查找表而动作。[项目7]根据项目2至6中任一项所述的可重构半导体装置，其中所述模拟部具有第1数字输入、第2数字输入、第1放大器以及第2放大器，所述真值表数据将任一所述数字输入与任一所述放大器连接。[项目8]根据项目1至7中任一项所述的可重构半导体装置，其中所述各逻辑部具备：多条地址线；多条数据线；时钟信号线，接收系统时钟信号；第1及第2存储单元组件，与时钟信号同步地动作；第1地址解码器，将地址信号解码，并将解码信号输出至所述第1存储单元组件；第2地址解码器，将地址信号解码，并将解码信号输出至所述第2存储单元组件；以及地址转换检测部，当检测出从所述多条地址线输入的地址信号的转换时，产生内部时钟信号，并将所述内部时钟信号输出至所述第1存储单元组件；且所述第1存储单元组件与所述内部时钟信号同步地动作，所述第2存储单元组件与所述系统时钟信号同步地动作。[项目9]根据项目1至8中任一项所述的可重构半导体装置，其构成为：连接于所述第1存储单元组件的数据线与连接于所述第2存储单元组件的数据线相互连接，并输出逻辑和，以及，在未使用任一存储单元组件的情况下，对该未使用的存储单元组件全部写入0。[项目10]根据项目8或9所述的可重构半导体装置，其还具备：第3及第4存储单元组件，与时钟信号同步地动作；第3地址解码器，将地址信号解码，且将解码信号输出至所述第3存储单元组件；以及第4地址解码器，将地址信号解码，并将解码信号输出至所述第4存储单元组件；且构成为：所述第3存储单元组件与所述内部时钟信号同步地动作，所述第4存储单元组件与所述系统时钟信号同步地动作，且，所述第1及第2地址解码器将从所述多条地址线的一部分输入的地址解码，所述第3及第4地址解码器将从所述多条地址线的另一部分输入的地址解码。[项目11]根据项目10所述的可重构半导体装置，其存储以不产生跨及所述第1及第3存储单元组件的逻辑运算作为禁止逻辑的方式而构成的真值表数据。[项目12]一种可重构半导体装置的控制方法，所述半导体装置具备：多个逻辑部，利用地址线或数据线相互连接；以及模拟部，具有多个输入输出部及输出放大器；所述各逻辑部具备：多条地址线；多条数据线；存储单元组件；以及地址解码器，将地址信号解码，并将解码信号输出至所述存储单元组件；所述多个逻辑部与所述模拟部安装在同一芯片封装内，所述模拟部具有第1数字输入、第2数字输入、第1放大器以及第2放大器，所述各逻辑部具备：多条地址线；多条数据线；时钟信号线，接收系统时钟信号；第1地址解码器；以及第1存储单元组件，具有多个存储单元，且与时钟信号同步地动作；所述第1地址解码器将所述地址信号解码，并将解码信号输出至所述第1存储单元组件，保存在所述第1存储单元组件的真值表数据将任一所述数字输入与任一所述放大器连接。[项目13]根据项目12所述的可重构半导体装置的控制方法，其中所述逻辑部具备：第2地址解码器；第2存储单元组件，具有多个存储单元，且与时钟信号同步地动作；以及地址转换检测部，当检测出从所述多条地址线输入的地址信号的转换时，产生内部时钟信号，并将所述内部时钟信号输出至所述第1存储单元组件；所述第2地址解码器将所述地址信号解码，并将解码信号输出至所述第2存储单元组件，所述第1存储单元组件与所述内部时钟信号同步地动作，所述第2存储单元组件与所述系统时钟信号同步地动作。[项目14]根据项目13所述的可重构半导体装置的控制方法，其中该可重构半导体装置还具备：第3及第4存储单元组件，与时钟信号同步地动作；第3地址解码器，将地址信号解码，并将解码信号输出至所述第3存储单元组件；以及第4地址解码器，将地址信号解码，并将解码信号输出至所述第4存储单元组件；且所述第3存储单元组件与所述内部时钟信号同步地动作，所述第4存储单元组件与所述系统时钟信号同步地动作，且，所述第1及第2地址解码器将从所述多条地址线的一部分输入的地址解码，所述第3及第4地址解码器将从所述多条地址线的另一部分输入的地址解码。[项目15]根据项目12至14中任一项所述的可重构半导体装置，其中所述存储单元组件存储构成配线元件及/或逻辑元件的真值表数据，作为多查找表而动作。[项目16]一种程序，用来控制可重构半导体装置，其特征在于，所述半导体装置具备：多个逻辑部，利用地址线或数据线相互连接；以及模拟部，具有多个输入输出部及输出放大器；所述各逻辑部具备：多条本文档来自技高网...

【技术保护点】
一种可重构半导体装置，具备：多个逻辑部，利用地址线或数据线相互连接；以及模拟部，具有多个输入输出部及输出放大器；且所述各逻辑部具备：多条地址线；多条数据线；存储单元组件；以及地址解码器，将地址信号解码，并将解码信号输出至所述存储单元组件；所述多个逻辑部与所述模拟部安装在同一芯片封装内。

【技术特征摘要】
【国外来华专利技术】2014.10.08 JP 2014-2068531.一种可重构半导体装置，具备：多个逻辑部，利用地址线或数据线相互连接；以及模拟部，具有多个输入输出部及输出放大器；且所述各逻辑部具备：多条地址线；多条数据线；存储单元组件；以及地址解码器，将地址信号解码，并将解码信号输出至所述存储单元组件；所述多个逻辑部与所述模拟部安装在同一芯片封装内。2.根据权利要求1所述的半导体装置，其还具备处理器，所述多个逻辑部、所述模拟部以及所述处理器经由总线相互连接，所述多个逻辑部通过将构成数据写入至所述存储单元组件而重构逻辑电路，根据所述构成数据来执行所述处理器的一部分功能。3.根据权利要求1或2所述的半导体装置，其中所述处理器保存所述构成数据，并且将所述保存的构成数据输出至所述多个逻辑部，而重构所述多个逻辑部。4.根据权利要求1至3中任一项所述的可重构半导体装置，其中所述存储单元组件作为由真值表数据构成的配线元件及/或逻辑元件，进行所述模拟部的控制或设定。5.根据权利要求1至4中任一项所述的可重构半导体装置，其中所述模拟部具有数字输入输出、电平移位器电路以及放大器，所述模拟线与电平移位器电路的输出连接，所述数据线与所述放大器输入连接。6.根据权利要求1至5中任一项所述的可重构半导体装置，其中所述存储单元组件作为多查找表而动作。7.根据权利要求4至6中任一项所述的可重构半导体装置，其中所述模拟部具有第1数字输入、第2数字输入、第1放大器以及第2放大器，所述真值表数据将任一所述数字输入与任一所述放大器连接。8.根据权利要求1至7中任一项所述的可重构半导体装置，其中所述各逻辑部具备：多条地址线；多条数据线；时钟信号线，接收系统时钟信号；第1及第2存储单元组件，与时钟信号同步地动作；第1地址解码器，将地址信号解码，并将解码信号输出至所述第1存储单元组件；第2地址解码器，将地址信号解码，并将解码信号输出至所述第2存储单元组件；以及地址转换检测部，当检测出从所述多条地址线输入的地址信号的转换时，产生内部时钟信号，并将所述内部时钟信号输出至所述第1存储单元组件；且所述第1存储单元组件与所述内部时钟信号同步地动作，所述第2存储单元组件与所述系统时钟信号同步地动作。9.根据权利要求1至8中任一项所述的可重构半导体装置，其构成为：连接于所述第1存储单元组件的数据线与连接于所述第2存储单元组件的数据线相互连接，并输出逻辑和，以及，在未使用任一存储单元组件的情况下，对该未使用的存储单元组件全部写入0。10.根据权利要求8或9所述的可重构半导体装置，其还具备：第3及第4存储单元组件，与时钟信号同步地动作；第3地址解码器，将地址信号解码，并将解码信号输出至所述第3存储单元组件；以及第4地址解码器，将地址信号解码，并将解码信号输出至所述第4存储单元组件；且构成为：所述第3存储单元组件与所述内部时钟信号同步地动作，所述第4存储单元组件与所述系统时钟信号同步地动作，且，所述第1及第2地址解码器将从所述多条地址线的一部分输入的地址解码，所述第3及第4地址解码器将从所述多条地址线的另一部分输入的地址解码。11.根...

【专利技术属性】
技术研发人员：吉田英明，胜满德，小堤博之，
申请(专利权)人：太阳诱电株式会社，
类型：发明
国别省市：日本,JP