混合基数和/或混合模式开关矩阵体系架构和集成电路，及操作其的方法技术

一种包括多个逻辑瓦片的集成电路，其中每个逻辑瓦片包括多个(i)计算元件和(ii)开关矩阵。所述多个开关矩阵被分级布置，包括：(i)配置在分层网络(例如，基数‑4网络)中的第一级，其中，第一级的每个开关矩阵连接到至少一个相关联的计算元件，(ii)配置在分层网络(例如，基数‑2或基数‑3网络)中并耦合到第一级开关的第二级，以及(iii)配置在网状网络中并耦合到第一和/或第二级开关的第三级。在一个实施例中，第三级开关矩阵位于第一级和第二级开关矩阵之间；在另一个实施例中，第三级是最高级。

【技术实现步骤摘要】
【国外来华专利技术】混合基数和/或混合模式开关矩阵体系架构和集成电路，及操作其的方法相关申请本非临时申请要求于2015年2月22日提交的标题为“Mixed-Radixand/orMixed-ModeSwitchMatrixArchitectureandIntegratedCircuit，andMethodofOperatingSame”的美国临时申请No.62/19,215的优先权，该申请的全文通过引用并入本文。
技术实现思路
本专利技术针对具有混合基数和/或混合模式开关矩阵互连体系架构的集成电路。例如，在一方面，本专利技术针对具有多个计算元件(例如，查找表、处理器电路、控制器电路和/或组合逻辑电路)的集成电路，其中每个计算元件与多个开关矩阵相关联，其中多个开关矩阵被配置在和与该集成电路的其它计算元件相关联的开关矩阵的互连网络相关的至少两个不同的基数中。例如，在集成电路是具有至少一个逻辑瓦片(tile)的现场可编程门阵列(FPGA)的一个实施例中，第一级开关矩阵(其例如经由分层导体直接连接到一个或多个相关联的计算元件)配置在无边界基数-3互连中，并且第二级开关矩阵被配置为基数-2互连。在另一个实施例中，第一级开关矩阵配置在基数-4互连中，并且第二级开关矩阵被配置为基数-2。在另一方面，本专利技术针对具有混合模式互连体系架构的集成电路。例如，在一个实施例中，集成电路包括多个计算元件，每个计算元件与分级组织的多个开关矩阵相关联，其中(i)至少一个开关级的开关矩阵配置在分层网络中(相对于其它开关矩阵和/或计算元件的开关级)和(ii)至少一级的开关矩阵配置在网状、环形或类似的网络(以下称为“网状网络”)中。在一个示例性实施例中，集成电路包括三级开关矩阵，其包括配置在分层互连/网络(例如，分别为基数-4和基数-3)中的第一级开关矩阵(其直接连接到一个或多个相关联的计算元件)和第二级(其连接到第一级和第三级的开关矩阵)以及配置在网状互连或网状网络中的第三级开关矩阵，其中，在网状类型的互连中，第三级的每个开关矩阵经由网状互连/导体连接到那个第三级的至少一个其它开关矩阵。在这种混合模式的开关矩阵体系架构中，第三级网状网络连接到第二级中的开关矩阵，并且可以可选地(经由分层导体)连接到分层或网状网络的第四级。值得注意的是，集成电路可以是例如处理器、控制器、状态机、门阵列、片上系统(SOC)、可编程门阵列(PGA)和/或FPGA。简而言之，FPGA是可以被用户、客户和/或设计者在制造之前和/或之后配置和/或重新配置的集成电路(以下除非另有说明，否则统称为“配置”等(例如，“配置”、“配置中”和“可配置”))。除了其它的以外，FPGA还尤其包括多个具有可编程逻辑部件的瓦片(常常称为“可配置逻辑块”(CLB)、“逻辑阵列块”(LAB)或“逻辑瓦片”-本文统称为“逻辑瓦片”)和促进逻辑瓦片之间的通信的可配置互连的网络。(参见例如图1A和1B)。逻辑瓦片包括布置在多个开关矩阵或开关矩阵(以下统称为“SM”)级中的多个开关矩阵(例如，M×N开关矩阵)。(参见例如图1C)。照此，逻辑瓦片可配置成在集成电路的操作期间与至少一个其它逻辑瓦片进行通信。每个逻辑瓦片通常包括数千个晶体管，这些晶体管可以被配置为执行组合和/或顺序功能(简单的和/或复杂的)。这种晶体管常常被互连，以形成到具有两个或更多个输入的多路复用器的多个开关。开关或多路复用器的选择输入可以电连接到存储器单元，其在被编程时确定多路复用器或开关的哪个输入连接到相关联的输出。存储器单元可以是静态的或动态的。例如，在静态存储器单元的情况下，选择输入可以电耦合到一个或多个可以在IC制造之后编程的触发器、锁存器和/或更完整的存储器块/阵列(例如，SRAM阵列)。本专利技术可以在FPGA的一个或多个(或全部)逻辑瓦片中实现。例如，在一个实施例中，FPGA的逻辑瓦片可以包括多个计算元件(例如，查找表、处理器电路、控制器电路和/或组合逻辑电路)，其中每个计算元件与多个SM级相关联，其中多个SM级配置在至少两个不同的基数中，以便和与该集成电路的其它计算元件相关联的SM级互连。在另一个实施例中，逻辑瓦片可以包括被组织成多个SM级的多个开关矩阵，其中(i)至少一个SM级被配置在分层互连/网络中(关于其它开关矩阵宏的SM级)和(ii)至少一个SM级配置在网状互连或网络中。例如，在一个实施例中，逻辑瓦片可以包括由多个SM级组成的分层网络的多个开关矩阵，其中多个SM级配置在至少两个不同的基数中(例如，第一SM级被配置为基数-4互连，第二SM级被配置为无边界基数-3互连，并且第三SM级被配置为基数-2互连)并且一个或多个SM级配置在网状网络/互连中(例如，经由分层导体直接连接到上面提到的第三SM级的第四SM级)。值得注意的是，本文描述和示出了许多专利技术。本专利技术既不限于任何单个方面或其实施例，也不限于这些方面和/或实施例的任意组合和/或排列。本专利技术的各方面和/或其实施例可以单独采用或者与本专利技术和/或其实施例的一个或多个其它方面组合使用。附图说明本专利技术可以联系附图中所示的实施例来实现。这些附图示出了本专利技术的不同方面并且，在适当的情况下，在不同图中示出相同结构、部件、材料和/或元件的标号类似地标记。应当理解的是，除了具体示出的结构、部件、材料和/或元件之外，结构、部件、材料和/或元件的各种组合是预期的并且在本专利技术的范围内。而且，本文中描述和示出了许多专利技术。本专利技术既不限于任何单个方面或其实施例，也不限于这些方面和/或实施例的任意组合和/或排列。此外，本专利技术的各方面和/或其实施例可以单独采用或者与本专利技术和/或其实施例的一个或多个其它方面组合使用。为了简洁起见，本文不分开讨论和/或示出某些排列和组合。值得注意的是，本文中描述为“示例性”的实施例或实现不应当被解释为优选的或有利的，例如优于其它实施例或实现；而是意在反映或指示(一个或多个)实施例是(一个或多个)“示例”实施例。图1A示出了例如集成电路的看图表示，其包括控制电路系统、时钟电路系统和可编程/可配置逻辑电路系统(其可以包括一个或多个逻辑瓦片，每个逻辑瓦片包括逻辑晶体管(其可以被互连，例如，作为具有两个或更多个输入的开关或多路复用器，其电耦合到相关联的存储器单元，当被编程时，确定开关或多路复用器的操作))；图1B示出了可编程/可配置逻辑电路系统(例如，FPGA)的多个互连的逻辑瓦片的框图表示，其中逻辑瓦片的输入/输出可以促进逻辑瓦片和/或可编程/可配置的逻辑电路系统外部的电路系统之间的通信；值得注意的是，可编程/可配置逻辑电路系统可以由多个可编程逻辑瓦片组成，其中至少一个这样的瓦片包括混合基数和/或混合模式开关矩阵互连体系架构；图1C示出了可编程/可配置逻辑电路系统(例如，FPGA)的示例性可编程逻辑瓦片的开关矩阵的M×N阵列的框图表示，而没有互连的详细说明；图2A和2B示出了根据本专利技术至少一方面的包括多个计算元件(例如，查找表、处理器电路、控制器电路和/或组合逻辑电路)的可编程逻辑瓦片的示例性混合基数互连体系架构的简化示例性示意性框图表示，其中每个计算元件与多个开关矩阵(组织在开关矩阵(SM)集中)相关联，根据本专利技术的至少一方面，这些开关矩阵配置在具有至少两个不同基数的分层网络中(经由分层导本文档来自技高网...

【技术保护点】
一种集成电路，包括：多个逻辑瓦片，其中每个逻辑瓦片包括：多个计算元件；多个开关，电耦合到至少一个计算元件并且布置在多个开关矩阵中，其中所述多个开关矩阵中的每个开关矩阵与至少一个计算元件相关联并且包括多个所述开关；及其中所述多个开关矩阵被分级布置，包括：第一级开关矩阵，配置在分层网络中，及第二级开关矩阵，配置在网状网络中并电耦合到第一级开关矩阵的开关矩阵中的一个或多个开关。

【技术特征摘要】
【国外来华专利技术】2015.02.22 US 62/119,2151.一种集成电路，包括：多个逻辑瓦片，其中每个逻辑瓦片包括：多个计算元件；多个开关，电耦合到至少一个计算元件并且布置在多个开关矩阵中，其中所述多个开关矩阵中的每个开关矩阵与至少一个计算元件相关联并且包括多个所述开关；及其中所述多个开关矩阵被分级布置，包括：第一级开关矩阵，配置在分层网络中，及第二级开关矩阵，配置在网状网络中并电耦合到第一级开关矩阵的开关矩阵中的一个或多个开关。2.如权利要求1所述的集成电路，其中第一级开关矩阵或第二级开关矩阵中的每个开关矩阵电连接到至少一个计算元件并与该至少一个计算元件相关联。3.如权利要求1所述的集成电路，其中第一级开关矩阵中的每个开关矩阵配置在基数-n网络中，其中n是大于或等于3的整数。4.如权利要求1所述的集成电路，其中第一级开关矩阵中的每个开关矩阵配置在基数n-网络中，其中n是大于或等于4的整数。5.如权利要求1所述的集成电路，其中所述多个开关矩阵还包括第三级开关矩阵，所述第三级开关矩阵(i)位于第一级开关矩阵和第二级开关矩阵之间，并且(ii)耦合到第一级开关矩阵并连接到第二级开关矩阵。6.如权利要求5所述的集成电路，其中第三级开关矩阵配置在基数-n网络中，其中n等于2或3。7.如权利要求5所述的集成电路，其中第三级开关矩阵中的每个开关矩阵配置在基数-3网络中。8.如权利要求7所述的集成电路，其中基数-3网络是无边界基数-3网络。9.一种集成电路，包括：多个逻辑瓦片，其中每个逻辑瓦片包括：多个计算元件；多个开关矩阵，其中每个开关矩阵包括至少一个开关，并且所述多个开关矩阵被分级布置，所述多个开关矩阵包括：第一级开关矩阵，配置在分层网络中，其中第一级的每个开关矩阵连接到至少一个相关联的计算元件，第二级开关矩阵，配置在分层网络中并电耦合到第一级开关矩阵的开关矩阵中的一个或多个开关，及第三级开关矩阵，配置在网状网络中并电耦合到第一级开关矩阵和/或第二级开关矩阵的开关矩阵中的一个或多个开关。10.如权利要求9所述的集成电路...

【专利技术属性】
技术研发人员：C·C·王，
申请(专利权)人：弗莱克斯罗技克斯技术公司，
类型：发明
国别省市：美国,US