乘法器累加器电路、用于乘法累加的逻辑瓦片架构和包括逻辑瓦片阵列的IC制造技术

一种集成电路，包括以级联架构互连的多个乘法累加器电路系统。每个乘法累加器电路系统包括第一和第二MAC电路以及负载存储寄存器。第一MAC电路包括：乘法器，用于将第一数据乘以第一乘法器权重数据并生成第一乘积数据；以及累加器，用于将第一输入数据与第一乘积数据相加以生成第一求和数据。第二MAC电路包括：乘法器，用于将第二数据乘以第二乘法器权重数据并生成第二乘积数据；以及累加器，耦合到第二MAC电路的乘法器与第一MAC电路的累加器，以将第一求和数据与第二乘积数据相加以生成第二求和数据。负载存储寄存器耦合到第二MAC电路的累加器，以临时存储第二求和数据。

【技术实现步骤摘要】
【国外来华专利技术】乘法器累加器电路、用于乘法累加的逻辑瓦片架构和包括逻辑瓦片阵列的IC相关申请本非临时申请要求2018年8月31日提交的标题为“Multiplier-AccumulatorCircuit,LogicTileArchitectureforMultiply-AccumulateandICincludingLogicTileArray”的美国临时申请No.62/725,306的优先权和权益。因此，将'306临时申请的全部内容通过引用合并于此。介绍这里描述和说明了许多专利技术。本专利技术既不限于任何单个方面或其实施例，也不限于这些方面和/或实施例的任何组合和/或排列。重要的是，本专利技术的方面和/或其实施例中的每一个可以单独使用，或者可以与本专利技术的一个或多个其它方面和/或其实施例的组合使用。在一个方面中，本专利技术针对乘法器累加器电路系统以及用于操作这种电路系统的技术。在一个实施例中，本专利技术的乘法器累加器电路系统包括促进乘法和累加运算的流水线的多个分开的乘法器累加器电路和多个寄存器(包括多个影子寄存器)。此外，乘法器累加器电路系统进一步促进本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：/n多个乘法累加器电路系统，以级联架构连接，以执行多个乘法和累加运算，其中，每个乘法累加器电路系统包括：/n存储器，存储多个乘法器权重数据；/n第一MAC电路，连接到存储器以接收第一乘法器权重数据，包括：/n乘法器，将第一数据乘以第一乘法器权重数据并生成第一乘积数据，和/n累加器，耦合到第一MAC电路的乘法器，以将第一输入数据与第一乘积数据相加以生成第一求和数据，以及/n第二MAC电路，连接到存储器以接收第二乘法器权重数据，包括：/n乘法器，将第二数据乘以第二乘法器权重数据并生成第二乘积数据，和/n累加器，耦合到第二MAC电路的乘法器与第一MAC电路的累加器，以将第一求...

【技术特征摘要】
【国外来华专利技术】20180831 US 62/725,3061.一种集成电路，包括：
多个乘法累加器电路系统，以级联架构连接，以执行多个乘法和累加运算，其中，每个乘法累加器电路系统包括：
存储器，存储多个乘法器权重数据；
第一MAC电路，连接到存储器以接收第一乘法器权重数据，包括：
乘法器，将第一数据乘以第一乘法器权重数据并生成第一乘积数据，和
累加器，耦合到第一MAC电路的乘法器，以将第一输入数据与第一乘积数据相加以生成第一求和数据，以及
第二MAC电路，连接到存储器以接收第二乘法器权重数据，包括：
乘法器，将第二数据乘以第二乘法器权重数据并生成第二乘积数据，和
累加器，耦合到第二MAC电路的乘法器与第一MAC电路的累加器，以将第一求和数据与第二乘积数据相加以生成第二求和数据；以及
第一负载存储寄存器，耦合到第二MAC电路的累加器的输出，以临时存储第二求和数据。


2.根据权利要求1所述的集成电路，其中，每个乘法累加器电路系统还包括：
第二负载存储寄存器，耦合到第一MAC电路的累加器的输出，以临时存储第一求和数据。


3.根据权利要求1所述的集成电路，其中：
所述多个乘法累加器电路系统中的第一乘法累加器电路系统的输出连接到所述多个乘法累加器电路系统中的第二乘法累加器电路系统的输入。


4.根据权利要求1所述的集成电路，其中，每个乘法累加器电路系统还包括：
第一影子寄存器，耦合在该乘法累加器电路系统的第一输入与第一MAC电路的乘法器的输入之间，其中，第一影子寄存器包括(i)耦合到该乘法累加器电路系统的第一输入的输入和(ii)输出；以及
第一多路复用器，具有(i)连接到第一影子寄存器的输出的第一输入、(ii)耦合到该乘法累加器电路系统的第一输入的第二输入、以及(iii)耦合到第一MAC电路的乘法器的第一输入以提供第一数据的输出。


5.根据权利要求4所述的集成电路，其中，每个乘法累加器电路系统还包括：
第二多路复用器，具有(i)接收第二MAC电路的第一输入数据的第一输入、(ii)连接到第一多路复用器的输出的第二输入、以及(iii)输出；以及
第二影子寄存器，耦合在第二多路复用器与第二MAC电路的乘法器之间，其中，第二影子寄存器包括(i)耦合到第二多路复用器的输出的输入和(ii)耦合到第二MAC电路的乘法器的输入以提供第二数据的输出。


6.根据权利要求1所述的集成电路，其中，每个乘法累加器电路系统包括第二负载存储寄存器，所述第二负载存储寄存器耦合在第一负载存储寄存器与第二MAC电路的累加器的输出之间，以临时存储第二求和数据。


7.根据权利要求6所述的集成电路，其中，第一负载存储寄存器耦合在第二负载存储寄存器的输出与紧接地相继的乘法累加器电路系统的第一输入之间。


8.一种集成电路，包括：
多个乘法累加器电路系统，包括以级联架构连接的第一乘法累加器电路系统和第二乘法累加器电路系统，以执行多个乘法和累加运算，其中，每个乘法累加器电路系统包括：
存储器，存储包括第一乘法器数据和第二乘法器数据的多个乘法器权重数据；
第一MAC电路，连接到存储器以接收乘法器权重数据，包括：
乘法器，将第一数据乘以第一乘法器权重数据并生成第一乘积数据，和
累加器，耦合到第一MAC电路的乘法器，以将第一输入数据与第一乘积数据相加以生成第一求和数据，以及
第二MAC电路，连接到存储器以接收乘法器权重数据，包括：
乘法器，将第二数据乘以第二乘法器权重数据并生成第二乘积数据，和
累加器，耦合到第二MAC电路的乘法器与第一MAC电路的累加器，以将第一求和数据与第二乘积数据相加以生成第二求和数据；以及
其中，第一乘法累加器电路系统的输出直接连接到所述多个乘法累加器电路系统的第二乘法累加器电路系统的输入。


9.根据权利要求8所述的集成电路，其中：
第一乘法累加器电路系统的第二MAC电路的累加器的输出耦合到第二乘法累加器电路系统的第一MAC电路的累加器的输入。


10.根据权利要求8所述的集成电路，其中，每个乘法累加器电路系统包括至少一个负载存储寄存器，所述至少一个负载存储寄存器耦合在相关联的第二MAC电路的累加器的输出与相关联的乘法累加器电路系统的输出之间。


11.根据权利要求8所述的集成电路，其中，每个乘法累加器电路系统包括：
第一负载存储寄存器，连接到第二MA...

【专利技术属性】
技术研发人员：C·C·王，
申请(专利权)人：弗莱克斯罗技克斯技术公司，
类型：发明
国别省市：美国;US