乘法器、数据处理方法、芯片及电子设备技术

本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：布斯编码电路，修正部分积获取电路，修正华莱士树组电路和累加电路，所述布斯编码电路的输出端与所述修正部分积获取电路的输入端连接，所述修正部分积获取电路的输出端与所述修正华莱士树组电路的输入端连接，所述修正华莱士树组电路的输出端与所述累加电路的输入端连接，该乘法器能够在能够完全保证乘法器运算准确性的前提下，消除因负的编码信号得到目标编码的部分积时，需要进行取反加一操作可能会产生进位向前传递，造成多位数据信号的翻转，有效降低了乘法器的功耗。

Multiplier, data processing method, chip and electronic equipment

【技术实现步骤摘要】
乘法器、数据处理方法、芯片及电子设备
本专利技术涉及计算机
，特别是涉及一种乘法器、数据处理方法、芯片及电子设备。
技术介绍
随着数字电子技术的不断发展，各类人工智能(ArtificialIntelligence，AI)芯片的快速发展对于高性能数字乘法器的要求也越来越高。神经网络算法作为智能芯片广泛应用的算法之一，通过乘法器进行乘法运算在神经网络算法中是一种常见的操作。目前，乘法器是采用布斯算法求取部分积，通过华莱士树进行部分积的压缩，用一组全加器进行对压缩结果进行累加得到运算结果。其中，在布斯算法中，需要对负的编码信号需要进行取反加一操作才能得到部分积。但是，传统技术中，对负的编码信号进行取反加一操作会造成信号翻转，导致乘法器产生较多功耗。
技术实现思路
基于此，有必要针对上述技术问题，提供一种乘法器、数据处理方法、芯片及电子设备。本专利技术实施例提供一种乘法器，所述乘法器包括：布斯编码电路，修正部分积获取电路，修正华莱士树组电路和累加电路，所述布斯编码电路的输出端与所述修正部分积获取电路的输入端连接，所述修正部分积获取电路的输出端与所述修正华莱士树组电路的输入端连接，所述修正华莱士树组电路的输出端与所述累加电路的输入端连接；其中，所述布斯编码电路用于对接收到的数据进行布斯编码处理得到编码信号，所述修正部分积获取电路用于根据编码信号得到符号位扩展后的部分积以及加一位数值，并根据符号位扩展后的所述部分积以及所述加一位数值得到目标编码的所述部分积，所述修正华莱士树组电路用于对目标编码的所述部分积进行累加处理，所述累加电路用于对接收到的输入数据进行累加处理。在其中一个实施例中，所述布斯编码电路包括：数据输入端口和编码信号输出端口，所述数据输入端口用于接收进行布斯编码处理的数据，所述编码信号输出端口用于输出对接收到的所述数据进行布斯编码处理后得到的编码信号。在其中一个实施例中，所述修正部分积获取电路包括：编码信号输入端口，数据输入端口和部分积输出端口，所述编码信号输入端口用于接收编码信号，数据输入端口用于接收数据，部分积输出端口用于输出目标编码的所述部分积。在其中一个实施例中，所述修正华莱士树组电路包括：部分积输入端口，进位信号输入端口，和位信号输出端口和进位信号输出端口，所述部分积输入端口用于接收修正部分积获取电路得到的目标编码的所述部分积，所述进位信号输入端口用于接收进位输入信号，所述和位信号输出端口用于输出华莱士树组电路获取的和位信号，所述进位信号输出端口用于输出华莱士树组电路获取的进位信号。在其中一个实施例中，所述修正华莱士树组电路包括：修正华莱士树子电路，所述修正华莱士树子电路用于对目标编码的所述部分积的每一列进行累加处理。在其中一个实施例中，所述累加电路包括：加法器，所述加法器用于对接收到的两个同位宽数据进行加法运算。在其中一个实施例中，所述加法器包括：进位信号输入端口，和位信号输入端口和结果输出端口，所述进位信号输入端口用于接收进位信号，所述和位信号输入端口用于接收和位信号，所述结果输出端口用于输出进位信号与和位信号进行累加处理的结果。本实施例提供的一种乘法器，该乘法器能够在能够完全保证乘法器运算准确性的前提下，消除因负的编码信号得到目标编码的部分积时，需要进行取反加一操作可能会产生进位向前传递，造成多位数据信号的翻转，有效降低了乘法器的功耗。本专利技术实施例提供一种数据处理方法，所述方法包括：接收待处理的数据；将待处理的所述数据进行布斯编码处理，得到编码信号；根据待处理的所述数据与所述编码信号，得到目标编码的部分积；对目标编码的所述部分积进行累加处理，得到运算结果。在其中一个实施例中，所述根据待处理的所述数据与所述编码信号，得到目标编码的部分积，包括：根据待处理的所述数据与所述编码信号，得到符号位扩展后的部分积；根据所述编码信号得到加一位数值；通过符号位扩展后的所述部分积与所述加一位数值，获得目标编码的所述部分积。在其中一个实施例中，所述根据待处理的所述数据与所述编码信号，得到符号位扩展后的部分积，包括：根据待处理的所述数据与所述编码信号，得到原始部分积；对所述原始部分积进行符号位扩展处理，得到符号位扩展后的所述部分积。在其中一个实施例中，所述对目标编码的所述部分积进行累加处理，得到运算结果，包括：对目标编码的所述部分积进行累加处理，得到两路输出信号；对所述两路输出信号进行累加处理，得到运算结果。本实施例提供的一种数据处理方法，接收待处理的数据，将待处理的所述数据进行布斯编码处理，得到编码信号，根据待处理的所述数据与所述编码信号，得到目标编码的部分积，对目标编码的所述部分积进行累加处理，得到运算结果，该方法能够在能够完全保证乘法器运算准确性的前提下，消除因负的编码信号得到目标编码的部分积时，需要进行取反加一操作可能会产生进位向前传递，造成多位数据信号的翻转，有效降低了乘法器的功耗。本专利技术实施例提供的一种机器学习运算装置，该机器学习运算装置包括一个或者多个所述的乘法器；该机器学习运算装置用于从其它处理装置中获取待运算数据和控制信息，并执行指定的机器学习运算，将执行结果通过I/O接口传递给其它处理装置；当所述机器学习运算装置包含多个所述乘法器时，所述多个所述乘法器间可以通过特定的结构进行链接并传输数据；其中，多个所述乘法器通过PCIE总线进行互联并传输数据，以支持更大规模的机器学习的运算；多个所述乘法器共享同一控制系统或拥有各自的控制系统；多个所述乘法器共享内存或者拥有各自的内存；多个所述乘法器的互联方式是任意互联拓扑。本专利技术实施例提供的一种组合处理装置，该组合处理装置包括如所述的机器学习处理装置、通用互联接口，和其它处理装置；该机器学习运算装置与上述其它处理装置进行交互，共同完成用户指定的操作；该组合处理装置还可以包括存储装置，该存储装置分别与所述机器学习运算装置和所述其它处理装置连接，用于保存所述机器学习运算装置和所述其它处理装置的数据。本专利技术实施例提供的一种神经网络芯片，该神经网络芯片包括上述所述的乘法器、上述所述的机器学习运算装置或者上述所述的组合处理装置。本专利技术实施例提供的一种神经网络芯片封装结构，该神经网络芯片封装结构包括上述所述的神经网络芯片。本专利技术实施例提供的一种板卡，该板卡包括上述所述的神经网络芯片封装结构。本申请实施例提供了一种电子装置，该电子装置包括上述所述的神经网络芯片或者上述所述的板卡。本专利技术实施例提供的一种芯片，包括至少一个如上述任一项所述的乘法器。本专利技术实施例提供的一种电子设备，包括如所述的芯片。附图说明图1为一实施例提供的一种乘法器的结构示意图；图2为另一实施例提供的另一种乘法器的结构示意图；图3为一实施例提供的乘法器的具体结构示意图；图4为另一实施例提供的8本文档来自技高网...

【技术保护点】
1.一种乘法器，其特征在于，所述乘法器包括：布斯编码电路，修正部分积获取电路，修正华莱士树组电路和累加电路，所述布斯编码电路的输出端与所述修正部分积获取电路的输入端连接，所述修正部分积获取电路的输出端与所述修正华莱士树组电路的输入端连接，所述修正华莱士树组电路的输出端与所述累加电路的输入端连接；/n其中，所述布斯编码电路用于对接收到的数据进行布斯编码处理得到编码信号，所述修正部分积获取电路用于根据编码信号得到符号位扩展后的部分积以及加一位数值，并根据符号位扩展后的所述部分积以及所述加一位数值得到目标编码的所述部分积，所述修正华莱士树组电路用于对目标编码的所述部分积进行累加处理，所述累加电路用于对接收到的输入数据进行累加处理。/n

【技术特征摘要】
1.一种乘法器，其特征在于，所述乘法器包括：布斯编码电路，修正部分积获取电路，修正华莱士树组电路和累加电路，所述布斯编码电路的输出端与所述修正部分积获取电路的输入端连接，所述修正部分积获取电路的输出端与所述修正华莱士树组电路的输入端连接，所述修正华莱士树组电路的输出端与所述累加电路的输入端连接；
其中，所述布斯编码电路用于对接收到的数据进行布斯编码处理得到编码信号，所述修正部分积获取电路用于根据编码信号得到符号位扩展后的部分积以及加一位数值，并根据符号位扩展后的所述部分积以及所述加一位数值得到目标编码的所述部分积，所述修正华莱士树组电路用于对目标编码的所述部分积进行累加处理，所述累加电路用于对接收到的输入数据进行累加处理。


2.根据权利要求1所述的乘法器，其特征在于，所述布斯编码电路包括：数据输入端口和编码信号输出端口，所述数据输入端口用于接收进行布斯编码处理的数据，所述编码信号输出端口用于输出对接收到的所述数据进行布斯编码处理后得到的编码信号。


3.根据权利要求1所述的乘法器，其特征在于，所述修正部分积获取电路包括：编码信号输入端口，数据输入端口和部分积输出端口，所述编码信号输入端口用于接收编码信号，数据输入端口用于接收数据，部分积输出端口用于输出目标编码的所述部分积。


4.根据权利要求1所述的乘法器，其特征在于，所述修正华莱士树组电路包括：部分积输入端口，进位信号输入端口，和位信号输出端口和进位信号输出端口，所述部分积输入端口用于接收修正部分积获取电路得到的目标编码的所述部分积，所述进位信号输入端口用于接收进位输入信号，所述和位信号输出端口用于输出华莱士树组电路获取的和位信号，所述进位信号输出端口用于输出华莱士树组电路获取的进位信号。


5.根据权利要求4所述的乘法器，其特征在于，所述修正华莱士树组电路包括：修正华莱士树子电路，所述修正华莱士树子电路用于对目标编码的所述部分积的每一列进行累加处理。


6.根据权利要求1所述的乘法器，其特征在于，所述累加电路包括：加法器，所述加法器用于对接收到的两个同位宽数据进行加法运算。


7.根据权利要求6所述的乘法器，其特征在于，所述加法器包括：进位信号输入端口，和位信号输入端口和结果输出端口，所述进位信号输入端口用于接收进位信号，所述和位信号输入端口用于接收和位信号，所述结果输出端口用于输出进位信号与和位信号进行累加处理的结果。


8.一种数据处理方法，其特征在于，所述方法包括：
接收待处理的数据；
将待处理的所述数据进行布斯编码处理，得到编码信号；
根据待处理的所述数据与所述编码信号，得到目标编码的部分积；
对目标编码的所述部分积进行累加处理，得到运算结果。


9.根据权利要求8所述的方法，其特征在于，所述根据待处理的所述数据与所述编码信号，得到目标编码的部分积，包括：
根据待处理的所述数据与所述编码信号，得到符号位扩展后的部分积；
根...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：发明
国别省市：上海;31