一种模乘法器制造技术

技术编号:9668129 阅读:110 留言:0更新日期:2014-02-14 06:46
本发明专利技术公开了一种模乘法器,具体为一种模(2n-3)乘法器,该乘法器具体包括:n位二进制乘法器,n位CSA压缩器阵列,第一模(2n-3)加法器,一位全加器,第二模(2n-3)加法器;本发明专利技术一种模(2n-3)乘法器相对于现有技术中的模(2n-3)乘法器减少了加法器的数量,从而减少了模(2n-3)乘法器的耗费资源;通过关键路径上的运算单元只有:n位二进制乘法器,n位CSA压缩器阵列,第一模(2n-3)加法器和第二模(2n-3)加法器,减少了关键路径上的加法器运算单元的数量,从而减少了延迟,提高了运算速度。

【技术实现步骤摘要】
一种模乘法器
本专利技术属于计算机和集成电路领域,具体涉及一种模(2n-3)乘法器的设计。
技术介绍
在介绍乘法器之前,先对余数系统(RNS, Residue Number Systems)做一说明。余数系统RNS是一种通过一组两两互质余数基的余数来描述数字的数值表征系统。由Im1, m2,...,mL}组成的L个余数基,整数X,O≤X〈M,其中M=Hi1Xm2X...XmL,在RNS系统中有唯一的表示方式为X=U1,

【技术保护点】
一种模(2n?3)乘法器,其特征在于,包括:n位二进制乘法器,n位CSA压缩器阵列,第一模(2n?3)加法器,一位全加器,第二模(2n?3)加法器;设A和B为所述模(2n?3)乘法器的输入,共有n位,分别为[n?1:0],Y为所述模(2n?3)乘法器的输出,共有n位,为[n?1:0],其中A[u:v],B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数,具体连接关系如下:所述n位二进制乘法器的两个输入端分别用于输入所述模(2n?3)乘法器的两个输入A和B,所述n位二进制乘法器的输出为P,其中P为2n位,为[2n?1:0];所述n位CSA压缩器阵列的三个输入分别用于输入所述n位二进制乘法器的输出P的对应位数据P[n?1:0]、P[2n?1:n]和对应位数据组合P[2n?2:n+1#2n?1#2n?1],其中,所述#为连接符号,所述n位CSA压缩器阵列的当前位输出为L[n?1:0],所述n位CSA压缩器阵列的进位输出为H[n?1:0];所述第一模(2n?3)加法器的两个加数输入端分别用于输入所述n位CSA压缩器阵列的输出L[n?1:0]和所述n位CSA压缩器阵列的进位输出H[n?1:0]的对应位数据组合H[n?2:0#n?1],所述第一模(2n?3)加法器的输出为T[n?1:0];所述一位全加器的两个输入分别用于输入所述n位二进制乘法器的输出P的对应位数据P[n]和所述n位CSA压缩器阵列的进位输出H[n?1:0]的对应位数据H[n?1],所述一位全加器的输出为W[2:1];所述第二模(2n?3)加法器的两个加数输入端分别用于输入所述第一模(2n?3)加法器的输出T[n?1:0]和所述一位全加器的输出W[2:1],所述第二模(2n?3)加法器的输出即为所述模(2n?3)乘法器的输出Y。...

【技术特征摘要】
1.一种模(2n-3)乘法器,其特征在于,包括:n位二进制乘法器,η位CSA压缩器阵列,第一模(2n-3)加法器,一位全加器,第二模(2n-3)加法器; 设A和B为所述模(2n-3)乘法器的输入,共有n位,分别为[n-1:0],Υ为所述模(2n_3)乘法器的输出,共有n位,为[11-1:0],其中六[11^],8[11^]和Y[u:v]分别表示A、B和Y的第V位到第u位对应的数,具体连接关系如下: 所述n位二进制乘法器的两个输入端分别用于输入所述模(2n-3)乘法器的两个输入A和B,所述n位二进制乘法器的输出为P,其中P为2n位,为[2n_1:0]; 所述n位CSA压缩器阵列的三个输入分别用于输入所述η位二进制乘法器的输出P的对应位数据?[11-1:0]、?[211-1:11]和对应位数据组合Ρ[2ηn-2:n+1#2n-1#2n-1],其中,所述#为连接符号,所...

【专利技术属性】
技术研发人员:李磊李赛野杨鹏周恒王健周婉婷
申请(专利权)人:电子科技大学
类型:发明
国别省市:

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