【技术实现步骤摘要】
乘法器、数据处理方法、芯片及电子设备
本专利技术涉及计算机
，特别是涉及一种乘法器、数据处理方法、芯片及电子设备。
技术介绍
随着数字电子技术的不断发展，各类人工智能(ArtificialIntelligence，AI)芯片的快速发展对于高性能数字乘法器的要求也越来越高。神经网络算法作为智能芯片广泛应用的算法之一，通过乘法器进行乘法运算在神经网络算法中是一种常见的操作。大部分传统的乘法器，是采用布斯算法求取部分积，通过华莱士树电路进行部分积的压缩，然后通过一组超前进位加法器进行对压缩结果进行累加并输出最终的结果。但是，大部分传统技术中，在处理部分积压缩的过程中，采用华莱士树电路会增大压缩电路的延迟，从而降低乘法器的运算性能以及芯片的整体性能。
技术实现思路
基于此，有必要针对上述技术问题，提供一种乘法器、数据处理方法、芯片及电子设备。本专利技术实施例提供一种乘法器，所述乘法器包括：编码电路、压缩树组电路以及累加电路，所述编码电路的输出端与所述压缩树组电路的输入端连接，所述压缩...
【技术保护点】
1.一种乘法器，其特征在于，所述乘法器包括：编码电路、压缩树组电路以及累加电路，所述编码电路的输出端与所述压缩树组电路的输入端连接，所述压缩树组电路的输出端与所述累加电路的输入端连接；/n其中，所述编码电路用于对接收到的定点数进行编码处理得到目标编码的部分积，所述压缩树组电路用于对目标编码的所述部分积进行累加处理，所述累加电路用于对接收到的输入数据进行累加处理。/n
【技术特征摘要】
1.一种乘法器，其特征在于，所述乘法器包括：编码电路、压缩树组电路以及累加电路，所述编码电路的输出端与所述压缩树组电路的输入端连接，所述压缩树组电路的输出端与所述累加电路的输入端连接；
其中，所述编码电路用于对接收到的定点数进行编码处理得到目标编码的部分积，所述压缩树组电路用于对目标编码的所述部分积进行累加处理，所述累加电路用于对接收到的输入数据进行累加处理。
2.根据权利要求1所述的乘法器，其特征在于，所述编码电路包括：布斯编码单元和部分积获取单元，所述布斯编码单元的输出端与所述部分积获取单元的输入端连接；其中，所述布斯编码单元用于对接收到的定点数进行布斯编码处理得到编码信号，所述部分积获取单元用于根据所述编码信号得到原始部分积，并根据所述原始部分积进行符号位扩展处理，得到符号位扩展后的所述部分积，通过符号位扩展后的所述部分积得到目标编码的所述部分积。
3.根据权利要求2所述的乘法器，其特征在于，所述布斯编码单元包括：数据输入端口和编码信号输出端口，所述数据输入端口用于接收进行布斯编码处理的定点数，所述编码信号输出端口用于输出对接收到的所述定点数进行布斯编码处理后得到的编码信号。
4.根据权利要求2所述的乘法器，其特征在于，所述部分积获取单元包括：编码信号输入端口、数据输入端口以及部分积输出端口；所述编码信号输入端口用于接收编码信号，数据输入端口用于接收定点数，部分积输出端口用于输出目标编码的所述部分积。
5.根据权利要求1所述的乘法器，其特征在于，所述压缩树组电路包括：压缩器子电路，所述压缩器子电路用于对接收到的目标编码的所述部分积的每一列进行累加处理。
6.根据权利要求1所述的乘法器，其特征在于，所述压缩器子电路包括：计数器和数据处理模块，所述计数器用于获取接收到的输入信号中的高电平数量，所述数据处理模块用于对接收到的输入信号进行逻辑运算处理。
7.根据权利要求1所述的乘法器，其特征在于，所述累加电路包括：加法器，所述加法器用于对接收到的两个同位宽数据进行加法运算。
8.根据权利要求7所述的乘法器，其特征在于，所述加法器包括：进位信号输入端口、和位信号输入端口以及运算结果输出端口；所述进位信号输入端口用于接收进位信号，所述和位信号输入端口用于接收和位信号，所述运算结果输出端口用于输出进位信号与和位信号进行累加处理的结果。
9.一种数据处理方法，其特征在于，所述方法包括：
接收待处理的定点数；
对待处理的所述定点数进行编码，得到编码结果，并根据待处理的所述定点数及所述编码结果得到目标编码的部分积；
对目标编码的所述部分积进行压缩处理，得到运算结果。
10.根据权利要求9所述的方法，其特征在于，所述对待处理的所述定点数进行编码，得到编码结果，并根据待处理的所述定点数及所述编码结果得到目标编码的部分积，包括：
对待处理的所述定点数进行布斯编码处理，得到编码信号；
根据待处理的所述定点数与所述编码信号，得到目标编码的所述部分积。
11.根据权利要求10所述的方法，其特征在于，所述根据待处理的所述定点数...
【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：发明
国别省市：上海;31
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