具有逻辑瓦片的虚拟阵列的FPGA及其配置和操作的方法技术

一种集成电路，包括逻辑瓦片的物理阵列，其中，每个逻辑瓦片包括周边和多个外部I/O，所述多个外部I/O设置在逻辑瓦片的周边上的布局中，其中，每个逻辑瓦片的外部I/O的布局是相同的。物理阵列包括逻辑瓦片的第一虚拟阵列，该第一虚拟阵列被编程为执行数据处理操作、包括物理阵列的第一多个逻辑瓦片。物理阵列还包括逻辑瓦片的第二虚拟阵列，该第二虚拟阵列被编程为执行第二操作、包括物理阵列的第二多个逻辑瓦片。第二多个逻辑瓦片与第一多个逻辑瓦片不同。在一个实施例中，第一虚拟阵列的数据处理操作的执行独立于第二虚拟阵列的第二操作的执行。

FPGA of virtual array with logical tile and its configuration and operation method

An integrated circuit includes a physical array of logical tiles, wherein each logical tile includes a peripheral and a plurality of external I / OS, and the plurality of external I / OS are arranged in a layout on the peripheral of the logical tile, wherein the layout of the external I / OS of each logical tile is the same. The physical array includes a first virtual array of logical tiles programmed to perform data processing operations, including the first plurality of logical tiles of the physical array. The physical array also includes a second virtual array of logical tiles programmed to perform a second operation, including a second plurality of logical tiles of the physical array. The second logical tile is different from the first. In one embodiment, the execution of the data processing operation of the first virtual array is independent of the execution of the second operation of the second virtual array.

【技术实现步骤摘要】
【国外来华专利技术】具有逻辑瓦片的虚拟阵列的FPGA及其配置和操作的方法有关申请该非临时申请要求于2017年5月26日提交的题为“FPGAhavingaVirtualArrayofLogicTiles,andMethodofConfiguringandOperatingSame”的美国临时申请No.62/511,739的优先权和权益。该’739临时申请通过引用将其整体并入本文。介绍在一个方面，本专利技术涉及一种集成电路，该集成电路包括设置在其中/其上(下文统称为“其中”)的现场可编程门阵列(FPGA)，其中FPGA包括可编程/可配置逻辑电路系统，该可编程/可配置逻辑电路系统包括瓦片(tile)的物理阵列，每个瓦片包括可编程组件(“瓦片”通常被称为“可配置逻辑块”(CLB)、“逻辑阵列块”(LAB)或“逻辑瓦片”--下文统称为“逻辑瓦片”)，其中，逻辑瓦片的物理阵列在功能上和/或操作上“分区”以提供或形成逻辑瓦片的一个或多个虚拟阵列，该一个或多个虚拟阵列被编程、配置或限定为实现一个或多个功能或操作。逻辑瓦片的虚拟阵列可以是例如逻辑瓦片的物理阵列中的逻辑瓦片的物理连续或非连续子集。逻辑瓦片的虚拟阵列可以被编程、配置或限定为执行或实现一个或多个具体功能/操作。在一个实施例中，多个逻辑瓦片的第一部分(第一虚拟阵列)被编程、配置或限定为实现第一功能/操作，并且逻辑瓦片的第二部分(第二虚拟阵列)被编程、配置或者限定为实现第二功能/操作。例如，实现第一功能/操作的逻辑瓦片的虚拟阵列可以被编程或配置为数据处理器或微控制器，并且实现第二功能/操作的逻辑瓦片的虚拟阵列可以被配置为具有互连网络的逻辑(例如，与处理器或控制器接口)、加速器、数字信号处理器(DSP)、数据加密引擎、滤波器、编码器、状态机和/或存储器。值得注意的是，在逻辑瓦片的物理阵列在功能上和/或操作上“分区”以形成多个虚拟阵列的情况下，在物理阵列的虚拟阵列中的每一个中逻辑瓦片的数量可以与FPGA的逻辑瓦片的物理阵列的其它虚拟阵列相同或不同。逻辑瓦片的虚拟阵列中的一个或多个(或全部)可以被编程、配置或限定为独立于和/或依赖于其它虚拟阵列中的一个或多个(或全部)而操作。逻辑瓦片的虚拟阵列中的这样的一个或多个(或全部)可以在FPGA的全部或部分操作期间完全或部分独立地操作。在一个实施例中，逻辑瓦片的物理阵列可以被分区和编程、配置或限定为使得(i)逻辑瓦片的虚拟阵列中的一个或多个可以被配置为独立于其它虚拟阵列中的一个或多个(或全部)而操作，和(ii)逻辑瓦片的相同或不同虚拟阵列中的一个或多个可以被配置为依赖于其它虚拟阵列中的一个或多个(或全部)而操作。值得注意的是，逻辑瓦片的虚拟阵列中的每一个(或相对于物理阵列的其它逻辑瓦片)的独立和依赖操作的全部组合和置换旨在落入本专利技术的范围内。逻辑瓦片的虚拟阵列中的一个或多个(或全部)可以包括、接收、生成和/或采用一个或多个不同时钟信号(或不同时钟域)。除此之外，或者代替它，虚拟阵列中的两个或更多个(或全部)可以包括、生成和/或采用一个或多个公共时钟信号(或公共时钟域)，以便例如促进同步和/或同步操作(例如，在这种虚拟阵列的电路系统之间或在这种虚拟阵列的电路系统与外部电路系统或用户之间)。实际上，虚拟阵列中的两个或更多个(或全部)可以采用公共时钟信号(或公共时钟域)，并且逻辑瓦片的一个或多个(或全部)虚拟阵列可以包括、接收、生成和/或采用(一个或多个)不同时钟信号(或(一个或多个)不同时钟域)。在逐个虚拟阵列的基础上，关于使用和生成的一个或多个不同时钟信号(或不同时钟域)和一个或多个公共时钟信号(或公共时钟域)的全部组合和置换旨在落入本专利技术的范围内。在一个实施例中，逻辑瓦片的虚拟阵列中的一个或多个(或全部)包括和/或采用物理上不同或分离的外部I/O(例如，独立的外部I/O，以与逻辑瓦片的物理阵列外部的电路系统接口/通信)。在另一个实施例中，逻辑瓦片的虚拟阵列中的一个或多个(或全部)包括和/或采用物理上公共的I/O(例如，使用时分复用技术)。实际上，逻辑瓦片的虚拟阵列中的一个或多个(或全部)可以包括和/或采用物理上不同或分离的I/O以及物理上公共的I/O。在逐个虚拟阵列的基础上，物理上分离的I/O和物理上公共的I/O的全部组合和置换旨在落入本专利技术的范围内。此外，在一个实施例中，虚拟阵列可以包括虚拟I/O，以连接到逻辑瓦片的物理阵列的其它部分(可以是另一个虚拟阵列)或促进与逻辑瓦片的物理阵列的其它部分(可以是另一个虚拟阵列)的通信。例如，虚拟I/O可以位于或设置在虚拟阵列中的逻辑瓦片的周边上，该虚拟阵列是逻辑瓦片的物理阵列的内部。这种虚拟I/O可以在虚拟阵列中的逻辑瓦片与物理阵列的其它部分之间(例如，在物理阵列中的逻辑瓦片与被配置为或执行数据处理器、微控制器、加速器、数据加密引擎、滤波器、DSP、编码器和/或状态机的操作的虚拟阵列中的逻辑瓦片之间)传输命令、地址和数据信号。在一个实施例中，虚拟I/O提供通信路径以在执行由逻辑瓦片的虚拟阵列执行的功能或操作之后输出数据和/或输入数据(i)以在功能或操作中使用和/或(ii)在其上要执行功能或操作(例如，加密)时输入数据。物理阵列中的逻辑瓦片的虚拟阵列可以直接与逻辑瓦片的其它虚拟阵列中的一个或多个通信。例如，在一个实施例中，逻辑瓦片的一个或多个虚拟阵列可以使用互连网络或构造与逻辑瓦片的一个或多个其它虚拟阵列通信。例如，在上电、启动时，在初始化或重新初始化期间，和/或在复位或类似顺序/操作(可以在逻辑瓦片的虚拟阵列的配置之前、期间/同时或之后)，可以配置这种互连网络或构造。实际上，在一个实施例中，虚拟阵列中的逻辑瓦片可以基于或使用第一时钟信号或第一时钟域同步地与一个或多个其它虚拟阵列中的逻辑瓦片通信或同步一个或多个其它虚拟阵列中的逻辑瓦片之间的通信，并且基于或使用第二时钟信号或第二时钟域与物理阵列外部进行通信。值得注意的是，虚拟阵列中的逻辑瓦片之间和当中全部通信组合旨在落入本专利技术的范围内。另外，一个或多个虚拟阵列与逻辑瓦片的物理阵列外部的电路系统之间的全部通信组合旨在落入本专利技术的范围内。实际上，通信的全部形式和/或方法(物理上或功能上)旨在落入本专利技术的范围内。此外，本专利技术可以采用促进逻辑瓦片的一个或多个其它虚拟阵列中的逻辑瓦片之间的通信的任何开关互连网络或构造。(参见例如，美国专利9,503,092，该美国专利通过引用并入本文)。在一个实施例中，逻辑瓦片的虚拟阵列中的一个或多个(或全部)“共享”电路系统、存储器(例如，DRAM、SRAM等)、时钟生成或对准电路系统(例如，PLL、DLL、振荡器)和/或在物理上连续的逻辑瓦片的整个物理阵列外部的其它“资源”。例如，在一个实施例中，逻辑瓦片的多个虚拟阵列可以耦合到相同的时钟生成电路系统(例如，多个虚拟阵列可以接收相同的振荡器电路系统的一个或多个输出)和/或可以访问相同的物理嵌入或分立存储器。实际上，在一个实施例中，可以对这样的存储器进行分段或分区，使得某些子阵列、块或页面与特定虚拟阵列或虚拟阵列中的两个或更多个相关联或者配给或专用于特定虚拟阵列或虚拟阵列中的两个或更多本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：/n具有外围的可编程/可配置逻辑电路系统，所述可编程/可配置逻辑电路系统包括：/n逻辑瓦片的物理阵列，其中，所述逻辑瓦片的物理阵列中的每个逻辑瓦片包括布置在逻辑瓦片的周边上的公共布局中的多个外部I/O，其中逻辑瓦片的物理阵列包括：/n逻辑瓦片的第一虚拟阵列，所述第一虚拟阵列具有外围并且包括逻辑瓦片的物理阵列的第一多个逻辑瓦片，其中，在操作中，逻辑瓦片的第一虚拟阵列被编程为执行数据处理操作，其中，逻辑瓦片的第一虚拟阵列的第一多个逻辑瓦片包括：/n具有周边的第一逻辑瓦片，该周边包括：/n周边的第一部分，形成可编程/可配置逻辑电路系统的外围的至少一部分，其中，位于第一逻辑瓦片的周边的第一部分上的外部I/O是(a)逻辑瓦片的第一虚拟阵列的外部I/O以及(b)被配置为直接连接到逻辑瓦片的物理阵列外部的电路系统，以及/n周边的第二部分，在逻辑瓦片的第一虚拟阵列的外围的内部，其中位于第一逻辑瓦片的周边的第二部分上的外部I/O是第一虚拟阵列的虚拟I/O；以及/n逻辑瓦片的第二虚拟阵列，所述第二虚拟阵列具有外围、包括逻辑瓦片的物理阵列的第二多个逻辑瓦片，其中，第二多个逻辑瓦片中的每个逻辑瓦片是与第一多个逻辑瓦片中的逻辑瓦片不同的逻辑瓦片，并且其中，在操作中，逻辑瓦片的第二虚拟阵列被编程为执行第二操作，并且其中逻辑瓦片的第二虚拟阵列的第二多个逻辑瓦片包括：/n具有周边的一个或多个逻辑瓦片，该周边包括：/n周边的第一部分，形成可编程/可配置逻辑电路系统的外围的至少一部分，其中，位于一个或多个逻辑瓦片的周边的第一部分上的外部I/O是(a)第二虚拟阵列的外部l/O以及(b)被配置为直接连接到逻辑瓦片的物理阵列外部的电路系统，以及/n周边的第二部分，位于逻辑瓦片的第二虚拟阵列的外围的内部并且与第一逻辑瓦片的周边的第二部分相邻，其中，位于一个或多个逻辑的周边的第二部分上的外部I/O是(a)第二虚拟阵列的虚拟I/O以及(b)被配置为直接连接到第一虚拟阵列的虚拟I/O。/n...

【技术特征摘要】
【国外来华专利技术】20170526 US 62/511,7391.一种集成电路，包括：
具有外围的可编程/可配置逻辑电路系统，所述可编程/可配置逻辑电路系统包括：
逻辑瓦片的物理阵列，其中，所述逻辑瓦片的物理阵列中的每个逻辑瓦片包括布置在逻辑瓦片的周边上的公共布局中的多个外部I/O，其中逻辑瓦片的物理阵列包括：
逻辑瓦片的第一虚拟阵列，所述第一虚拟阵列具有外围并且包括逻辑瓦片的物理阵列的第一多个逻辑瓦片，其中，在操作中，逻辑瓦片的第一虚拟阵列被编程为执行数据处理操作，其中，逻辑瓦片的第一虚拟阵列的第一多个逻辑瓦片包括：
具有周边的第一逻辑瓦片，该周边包括：
周边的第一部分，形成可编程/可配置逻辑电路系统的外围的至少一部分，其中，位于第一逻辑瓦片的周边的第一部分上的外部I/O是(a)逻辑瓦片的第一虚拟阵列的外部I/O以及(b)被配置为直接连接到逻辑瓦片的物理阵列外部的电路系统，以及
周边的第二部分，在逻辑瓦片的第一虚拟阵列的外围的内部，其中位于第一逻辑瓦片的周边的第二部分上的外部I/O是第一虚拟阵列的虚拟I/O；以及
逻辑瓦片的第二虚拟阵列，所述第二虚拟阵列具有外围、包括逻辑瓦片的物理阵列的第二多个逻辑瓦片，其中，第二多个逻辑瓦片中的每个逻辑瓦片是与第一多个逻辑瓦片中的逻辑瓦片不同的逻辑瓦片，并且其中，在操作中，逻辑瓦片的第二虚拟阵列被编程为执行第二操作，并且其中逻辑瓦片的第二虚拟阵列的第二多个逻辑瓦片包括：
具有周边的一个或多个逻辑瓦片，该周边包括：
周边的第一部分，形成可编程/可配置逻辑电路系统的外围的至少一部分，其中，位于一个或多个逻辑瓦片的周边的第一部分上的外部I/O是(a)第二虚拟阵列的外部l/O以及(b)被配置为直接连接到逻辑瓦片的物理阵列外部的电路系统，以及
周边的第二部分，位于逻辑瓦片的第二虚拟阵列的外围的内部并且与第一逻辑瓦片的周边的第二部分相邻，其中，位于一个或多个逻辑的周边的第二部分上的外部I/O是(a)第二虚拟阵列的虚拟I/O以及(b)被配置为直接连接到第一虚拟阵列的虚拟I/O。


2.根据权利要求1所述的集成电路，其中：
逻辑瓦片的第一虚拟阵列接收第一时钟信号并使用所述第一时钟信号来执行数据处理操作，以及
逻辑瓦片的第二虚拟阵列接收第二时钟信号并使用所述第二时钟信号来执行第二操作，并且其中第一时钟信号与第二时钟信号不同。


3.根据权利要求1所述的集成电路，其中：
逻辑瓦片的第一虚拟阵列的第一多个逻辑瓦片是逻辑瓦片的物理阵列的连续逻辑瓦片。


4.根据权利要求1所述的集成电路，其中：
第一虚拟阵列的第一多个逻辑瓦片由逻辑瓦片的物理阵列的整列或行逻辑瓦片组成。


5.根据权利要求1所述的集成电路，其中：
逻辑瓦片的第一虚拟阵列基本上由微控制器组成。


6.根据权利要求1所述的集成电路，其中：
逻辑瓦片的第一虚拟阵列的至少一个逻辑瓦片包括：
周边，所述周边形成可编程/可配置逻辑电路系统的外围的至少一部分，其中位于该至少一个逻辑瓦片的周边上的多个外部l/O是直接连接到存储器的逻辑瓦片的第一虚拟阵列的外部I/O，以及
电路系统，能够配置为经由位于该至少一个逻辑瓦片的周边上的外部I/O的第一部分从存储器读取数据以及向存储器写入数据。


7.根据权利要求1所述的集成电路，其中：
在操作中，逻辑瓦片的第一虚拟阵列的数据处理操作的执行独立于逻辑瓦片的第二虚拟阵列的第二操作的执行。


8.根据权利要求1所述的集成电路，其中：
逻辑瓦片的物理阵列中的每个逻辑瓦片包括互连网络，该互连网络包括逻辑瓦片中的多个多路复用器。


9.根据权利要求8所述的集成电路，其中：
逻辑瓦片的第二虚拟阵列中的每个逻辑瓦片中的互连网络经由网状互连网络互连到逻辑瓦片的第...

【专利技术属性】
技术研发人员：A·科扎祖克，成·C·王，A·M·阿布雅卡尔，
申请(专利权)人：弗莱克斯罗技克斯技术公司，
类型：发明
国别省市：美国;US