时钟信号输入的差分相位调整制造技术

本发明专利技术涉及时钟信号输入的差分相位调整。差分时钟相位失衡可以在数模换器的输出产生不良杂散内容，或在模数转换器输出的频谱交织不良信号，或更一般地，在交错电路架构，取决于上升和下降沿差分输入时钟触发数模转换或模数转换。差分相位调整方法测量相位不平衡，并校正用于产生时钟信号的差分输入时钟信号，其驱动数模转换器或模数转换器。这种方法可以减少或消除这种相位不平衡，从而减少由于相位不平衡或差分时钟偏差的不利影响。

Differential phase adjustment for clock input

The present invention relates to differential phase adjustment of clock signal input. Output of the differential clock phase imbalance can be heat exchanger in several modes of adverse spurious content, or in the ADC output spectrum goes bad signal, or more generally, in alternating circuit architecture depends on the rising and falling edges of the differential input clock trigger DAC or analog to digital conversion. The differential phase adjustment method measures phase unbalance and corrects differential input clock signals used to generate clock signals, which drive digital to analog converters or analog-to-digital converters. This approach reduces or eliminates this phase imbalance, thereby reducing the detrimental effects due to phase imbalance or differential clock skew.

【技术实现步骤摘要】
时钟信号输入的差分相位调整
本专利技术涉及集成电路的领域，特别是调整为输入时钟信号的差分相位。
技术介绍
集成电路对于广泛的电子应用处理电信号。数据转换器是电子设备的重要组成部分，负责数字域和模拟域之间进行转换信号。然而，数据转换器内部电路或驱动数据转换器的电路是不完美的，结果，转化输出可不是完美的。该缺陷可导致不必要的噪音或杂散出现在输出，并降低数据转换器的性能。如果不删除或修正，噪音或杂散可影响信号链的其他部分。
技术实现思路
差分时钟相位失衡可以在数模换器的输出产生不良杂散内容，或在模数转换器输出的频谱交织不良信号，或更一般地，在交错电路架构，取决于上升和下降沿差分输入时钟触发数模转换或模数转换。差分相位调整方法测量相位不平衡，并校正用于产生时钟信号的差分输入时钟信号，其驱动数模转换器或模数转换器。这种方法可以减少或消除这种相位不平衡，从而减少由于相位不平衡或差分时钟偏差的不利影响。附图说明为了提供对本公开内容和优点和特征的更完整的理解，参考以下与附图连词脚跟的描述作出，其中，相同的标号代表相同的部件：图1示出了根据本公开的一些实施例，在信号出现的相位失衡；图2示出10G样本/s的双倍数据速率的数模转换器的示例性理想输出频谱；图3示出具有100飞秒时序偏斜的10G样本/s的双倍数据速率的数模转换器的示例性输出频谱；图4示出根据本公开的一些实施例的差分时钟相位调整电路，；图5示出根据本公开的一些实施例，具有差分时钟相位调节电路的双数据率的数模转换器；图6示出根据本公开的一些实施例，具有差分时钟相位调整电路的时间交织的模数转换器；图7是示出根据本公开的一些实施例，差分时钟相位调整的方法的流程图，用于降低在数据转换器电路的输出的图像杂散；和图8A-G示出根据本公开的一些实施例的可控阻抗块的可能电路实施方式。具体实施方式数据转换器的基础知识数据转换器(其包括模数转换器(ADC)和数模转换器(DAC))都对于许多信号链是重要的。例如，ADC将模拟量转化为数字电路和处理器可进行数字处理的数字化语言。ADC经常用于信息处理、通信或数据传输、控制系统和仪器。ADC用于传输或存储数据或数字信号处理由数字电路和处理器的结果返回给模拟量使用。模数转换器可用于控制系统，显示系统，通信或数据传输，以及进一步模拟处理。ADC和DAC可伴有多种不同的性能指标。除了速度、分辨率、线性度等等，ADC和DAC可在输出出现的噪声、非线性和杂散音量有所不同。噪音、线性和杂散音调量可影响许多动态性能指标，诸如无杂散动态范围(SFDR)。敏感于时钟信号的相位不平衡的数据转换器性能的下降有时可由不理想的时钟信号引起，其驱动数据转换器。例如，差分相位失衡存在于差分输入时钟、差分输入时钟信号或伪差分时钟信号，或差分相位不平衡，由于内部时钟路由的非理想性可以导致出现在DAC输出光谱、ADC输出频谱、或接收DAC输出的ADC输入的光谱的不希望杂散。举例来说，杂散出现在输出，如果差分时钟输入的两边边沿贡献于转换过程，例如乒乓ADC(2X交错)的采样操作，或2X交错DAC的更新操作。措辞不同，这些杂散可出现在包括两个(或更多)交织/交织转换器的数据转换器的输出，在各自(单端)伪差分时钟信号的任一上升沿或下降沿独立操作。该数据转换器的输出是两个(或更多)交织/交织器的组合输出。伪差分时钟信号(理想地180度的相位差)可以从差分输入的时钟信号产生，其理想地180度的异相位。图1示出根据本公开的一些实施例，存在于该信号的相位失衡。差分时钟输入信号102和104(具有频率FCLK)由(片上)限幅放大器106处理，以产生伪差分时钟信号108和110(标记为CLKP和CLKN)，用于驱动或定时数据转换器。差分输入时钟102和104的波形信号可以是正弦波，其理想地彼此180度异相位。限幅放大器106可以生成伪微分(互补金属氧化物的CMOS场效应晶体管)时钟信号108和110作为输出。伪差分时钟信号108和110的波形是理想的方波，其理想地互相180度异相位。伪差分时钟信号108和110定时部分双倍数据速率(DDR)DACS和时间交织或交错ADC系统(例如，乒乓ADC)。在定时DDRDAC的伪差分时钟信号的任一上升沿或下降沿，DDRDAC可更新数据。在交错ADC系统中，交织ADC系统(诸如，乒乓ADC)可以在定时ADC的伪差分时钟信号的任意上升沿或下降沿采样输入。由于数据转换器在伪差分时钟信号的任一上升沿或下降沿采样或更新，fsample＝2xfclk(采样//更新频率fsample是差分输入时钟信号fclk的频率的两倍)。然而，差分输入时钟信号102和104可以具有相位不平衡，其中所述差分输入时钟信号102和104具有相对于彼此的ΔTIN的定时偏斜。在一些情况下，差分输入时钟信号102和104被(非理想)差分时钟源生成并提供，例如平衡-不平衡变换器，变压器，或时钟发生器芯片，并且信号102和104具有有限的相位失衡。生成的差分输入时钟信号102和104的差分时钟源可以是芯片外的，其输出耦合到端子CLK+和CLK-。在某些方案中，产生差分输入时钟信号102和104的差分时钟源可以是片上。例如，芯片上的差分时钟源可以从片上或片外接收单端正弦波，并生成所述差分输入时钟信号102和104。尽管限幅放大器106可以具有一些校正能力，该片上伪差分时钟信号108和110仍具有一些有限的相位失配，如由定时歪斜ΔTCLK所示。从图中可以看出：从差分输入时钟信号102和104生成的伪差分时钟信号108和从110理想地是180度异相，并具有ΔTCLK的定时偏斜。一般地，限幅放大器106不能消除或校正所有ΔTCLK的定时偏移。敏感于差分时钟信号108和110的该残余相位不平衡的数据转换器可以出现性能恶化。即使限幅放大器106可以消除定时歪斜ΔTCLK，在一个时钟分配网络或在数据转换器本身的相位不平衡的其它来源可以导致性能下降。校正时序偏差不同于占空比和交叉点控制。在某些应用中，限幅放大器106的校正能力(如果有的话，提供在限幅放大器)可以包括占空比和交叉点控制，其组合能校正某些定时歪斜，但不能校正所有的定时偏移。当时钟频率增加时，伴有定时歪斜的该问题恶化。而且，当需要更好SFDR的应用时，具有定时偏移有关的问题就显得更为重要。即使限幅放大器纠正一些时序偏斜，可有无法由所述限幅放大器被校正的电路的定时偏斜的其他来源，包括由片上时钟分配网络或数据转换器加入的定时歪斜。在输出频谱的杂散敏感于时钟信号的相位不平衡的数据转换器包括一些DDRDAC和时间交织或交错ADC(例如，乒乓ADC)，其输出信号取决于驱动这种转换的时钟信号的相位。不良杂散可表现为不完全抑制的折回图像。例如，较慢速率的输入时钟可以提供到芯片以定时DDRDAC，为有效功率的方案。该DDRDACS可以敏感于驱动DDRDAC的伪差分时钟信号的相位不平衡。在某些情况下，一些DDRDAC采用其他功耗昂贵的解决方案，诸如使用输入时钟fclk的两倍频率的时钟进入芯片，或使用锁相环在芯片产生2xfclk时钟。这样的计时解决方案仍然可以有内部时序不匹配，从而导致与时序偏差相关类似的问题。为了示出，图2示出10G样本/s的双倍数据速率的数模转换本文档来自技高网...

【技术保护点】
一种用于差分时钟相位调整以降低在数据转换器电路的输出的图像杂散的方法，该方法包括：观察数据转换器电路的输出，其中所述数据转换器电路由具有互相之间理想的相位差的伪差分时钟信号驱动；基于所述观测输出，估算与理想相位差的偏差；和基于所述估计的偏差，对于耦合到差分时钟输入信号的相应信号路径的独立控制电路块，产生控制信号，其中所述差分时钟输入信号用于产生伪差分时钟信号以调整所述差分时钟输入信号的相位。

【技术特征摘要】
2016.02.16 US 15/045,0591.一种用于差分时钟相位调整以降低在数据转换器电路的输出的图像杂散的方法，该方法包括：观察数据转换器电路的输出，其中所述数据转换器电路由具有互相之间理想的相位差的伪差分时钟信号驱动；基于所述观测输出，估算与理想相位差的偏差；和基于所述估计的偏差，对于耦合到差分时钟输入信号的相应信号路径的独立控制电路块，产生控制信号，其中所述差分时钟输入信号用于产生伪差分时钟信号以调整所述差分时钟输入信号的相位。2.如权利要求1所述的方法：基于控制信号，改变独立控制电路块的阻抗。3.如权利要求1所述的方法：通过使用控制信号控制在每个独立可控电路块中的开关电容器组，改变独立可控电路块的电容，的。4.如权利要求1所述的方法：在观测输出的输出频谱中提供具有预定峰值的导频音，并同时观察数据转换器电路的输出。5.如权利要求1所述的方法，其中，在数据转换器的正常操作中，观察所述数据转换器电路的输出。6.如权利要求1所述的方法：观察数据转换器的输出包括：确定在所关注的一个或多个频带中的能量的量；估计偏差包括：测量在观察输出中不需要的图像杂散；和生成控制信号包括：确定对应于所述不希望的图像杂散的测量的控制信号。7.如权利要求1所述的方法，其中：产生控制信号包括：改变控制信号以递增地减少在反馈控制回路中的估计偏差。8.一种用于减少在数据转换器电路的输出的图像杂散的差分时钟相位调整电路，所述差分时钟相位调整电路包括：第一和第二可控阻抗块，耦合到分别接收第一和第二差分时钟输入信号的第一和第二差分时钟信号路径，其中第一和第二差分输入时钟信号相对于彼此异相位；处理电路，用于接收第一和第二差分时钟输入信号，并产生驱动所述数据转换器电路的第一和第二伪差分时钟信号，其中第一和第二伪差分时钟信号相对于彼此异相位；观察路径，用于观测数据转换器电路的输出；和反馈控制路径，用于基于所述数据转换器电路的观测输出而产生控制信号，以降低第一和第二差分输入的时钟信号的相位不平衡。9.如权利要求8所述的差分时钟相位调节电路，其中，第一和第二可控阻抗块包括具有由所述控制信号调谐阻抗的开关电容器电路。10.如权利要求8所述的差分时钟相位调整电路，其中，控制信号控制第一和第二可控阻抗块的有效阻抗，以歪斜校正该第一和第二差分输入的时钟信号。11.如权利要求8所述的差分时钟相位调节电路，其中，所述处理电路是用于处理所述第一和第二差分输入时钟信号以产生所述...

【专利技术属性】
技术研发人员：M·克莱拉，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：美国,US